JPS5846421A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS5846421A JPS5846421A JP56143472A JP14347281A JPS5846421A JP S5846421 A JPS5846421 A JP S5846421A JP 56143472 A JP56143472 A JP 56143472A JP 14347281 A JP14347281 A JP 14347281A JP S5846421 A JPS5846421 A JP S5846421A
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- Japan
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- 230000015654 memory Effects 0.000 claims abstract description 38
- 238000012546 transfer Methods 0.000 claims description 5
- 230000000644 propagated effect Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 2
- 238000012545 processing Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005303 weighing Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送装置、具体的には共通パス構造を採
る計算機システムにおけるデータ転送装置に関する。
る計算機システムにおけるデータ転送装置に関する。
近年、ＬＳＩ（大規模集積回路）、マイクロプロセッサ
の発達によりシステムの価格が非常に低下して来ている
。このため、安価なマイクロプロセッサを機能的に割当
て、及び接続を行ない、それを系統的に動作させる方式
が考えられている。即ち、演算制御乃至入出力制御に専
用のマイクロプロセッサを用い、そのソフトウェア命令
により、入出力装置特有のやりとりを行なうものである
。
の発達によりシステムの価格が非常に低下して来ている
。このため、安価なマイクロプロセッサを機能的に割当
て、及び接続を行ない、それを系統的に動作させる方式
が考えられている。即ち、演算制御乃至入出力制御に専
用のマイクロプロセッサを用い、そのソフトウェア命令
により、入出力装置特有のやりとりを行なうものである
。
この様な計算機システムでは通常、パスラインを中心に
中央処理装置（ＣＰＵ）、主メモリ。
中央処理装置（ＣＰＵ）、主メモリ。
入出力処理装置等各モジュールが共通接続される。いわ
ゆる共通・々ス構造によりシステムが構築される。この
例ではパスに接続されるモジュールを増設することによ
り、多重処理あるいはメモリの容量アップ等容易にシス
テムの拡張に対処し得る。
ゆる共通・々ス構造によりシステムが構築される。この
例ではパスに接続されるモジュールを増設することによ
り、多重処理あるいはメモリの容量アップ等容易にシス
テムの拡張に対処し得る。
ところで、上記計算機システムにおいて、主メモリへの
データ書込み時に行なわれるノ譬リテイピットの発生あ
るいはデータの読出し時に行なわれるノｆリティピット
のチェックは、各メモリモジュール毎に有するノｆリテ
ィチェック／ノエネレータにより行なわれていたもので
ある。このため、メモリモジュールの数量に応じ同種の
回路（）譬すティチェック／ジェネレータ）が重複して
用意されていた。また、主メモリからデータをアクセス
する場合、主メモリはデータビットと予めそれに応じて
書込まれたｙｆ リティビット（奇数Ａ？ リテイ又は
偶数パリティ）をチェックし、エラーの場合、・母すテ
イエラー表示信号をパス上に出力していた。主メモリを
アクセスしたＣＰＵあるいは入出力処理装置は、この信
号の状態により、今アクセスしたデータが正しいものか
否かの判断をしていたものである。
データ書込み時に行なわれるノ譬リテイピットの発生あ
るいはデータの読出し時に行なわれるノｆリティピット
のチェックは、各メモリモジュール毎に有するノｆリテ
ィチェック／ノエネレータにより行なわれていたもので
ある。このため、メモリモジュールの数量に応じ同種の
回路（）譬すティチェック／ジェネレータ）が重複して
用意されていた。また、主メモリからデータをアクセス
する場合、主メモリはデータビットと予めそれに応じて
書込まれたｙｆ リティビット（奇数Ａ？ リテイ又は
偶数パリティ）をチェックし、エラーの場合、・母すテ
イエラー表示信号をパス上に出力していた。主メモリを
アクセスしたＣＰＵあるいは入出力処理装置は、この信
号の状態により、今アクセスしたデータが正しいものか
否かの判断をしていたものである。
しかしながらこの方法によれば、パス上での転送を含む
パリティチェックがなされないため、・々スを伝播する
際に生じるデータビットの誤りについては何等対処し得
す、従ってデータの信頼性に乏しい。
パリティチェックがなされないため、・々スを伝播する
際に生じるデータビットの誤りについては何等対処し得
す、従ってデータの信頼性に乏しい。
本発明は上記事情に基づいてなされたものであり、シス
テムに１個だけ設置されるノ母すテイチェック／ジェネ
レータを共通に使用することによりハードウェアを削減
し、１つパスを伝播するデータを含めたＡ？ リテイチ
ェックを行なうことにより、より信頼性を向上させたデ
ータ転送装置を提供することを目的とする１、以下、図
面を使用して本発明に関し詳細に説明する。
テムに１個だけ設置されるノ母すテイチェック／ジェネ
レータを共通に使用することによりハードウェアを削減
し、１つパスを伝播するデータを含めたＡ？ リテイチ
ェックを行なうことにより、より信頼性を向上させたデ
ータ転送装置を提供することを目的とする１、以下、図
面を使用して本発明に関し詳細に説明する。
第１図は本発明が使用される計ＫＭシステムの構成例を
示すブロック図である。図において１．２はプログラム
乃至データが格納される主メモリである。３は前記主メ
モリ１，２に格納された！ログラムデータに基づき演算
制卸、更にはシステムに接続される各装置の管理を行な
う中央処理装置（ＣＰＵ）である。４は入出力処理装置
であって、接続される入出力デバイスと前記主メモリ１
，２との間のデータ転送制御を司どる。５は本発明によ
りシステムに１個だけ設置（パス（＝接続）される機能
装置であって、具体的にはシステムに接続される各装置
により共用されるノ９リティチェッカ／ジェネレータで
ある。この機能装置に関する詳細は後述する。
示すブロック図である。図において１．２はプログラム
乃至データが格納される主メモリである。３は前記主メ
モリ１，２に格納された！ログラムデータに基づき演算
制卸、更にはシステムに接続される各装置の管理を行な
う中央処理装置（ＣＰＵ）である。４は入出力処理装置
であって、接続される入出力デバイスと前記主メモリ１
，２との間のデータ転送制御を司どる。５は本発明によ
りシステムに１個だけ設置（パス（＝接続）される機能
装置であって、具体的にはシステムに接続される各装置
により共用されるノ９リティチェッカ／ジェネレータで
ある。この機能装置に関する詳細は後述する。
上記各装置１，２，３，４．５はパス６に共通Ｃ二接続
されシステムが構成される。いわゆる共通パス構造が採
用されているうノクス６は、アドレス・データ・制御の
ためのラインがそれぞれ複数本で構成される。又、本発
明においてはこのパス６に関し、・量りティビットライ
ンならびにノ々リテイエラー表示のためのラインが追加
されている。詳細については後述する。
されシステムが構成される。いわゆる共通パス構造が採
用されているうノクス６は、アドレス・データ・制御の
ためのラインがそれぞれ複数本で構成される。又、本発
明においてはこのパス６に関し、・量りティビットライ
ンならびにノ々リテイエラー表示のためのラインが追加
されている。詳細については後述する。
上記接続形態をなす各装置のパス６の使用につき以下に
簡単に述べる。即ち、上記装置のいずれからか、パス使
用要求が発せられると、まず他装置との間でパス争奪が
なされる。ある装置がパス６を争奪したことにより、パ
ス６が占有され、相手装置のアドレス、交信情報そして
割込みを表わす情報パス６にのせ、データを転送するこ
とにより、相手装置とのデータの交信がなされるもので
ある。
簡単に述べる。即ち、上記装置のいずれからか、パス使
用要求が発せられると、まず他装置との間でパス争奪が
なされる。ある装置がパス６を争奪したことにより、パ
ス６が占有され、相手装置のアドレス、交信情報そして
割込みを表わす情報パス６にのせ、データを転送するこ
とにより、相手装置とのデータの交信がなされるもので
ある。
第２図は第１図における主メモリ１，２の内部構成を示
すブロック図である。図（二おいて、２１はデータビッ
トが格納されるメモリセル、２２は上記機能装置５によ
り生成される）量りティビットが格納されるメモリセル
である。前記両メモリセル２１，２２はドライバ／レシ
ーバ２３を介してパス６１：接続される。尚、２４はデ
ータライン、２５はノ量すテイビットラインである。
すブロック図である。図（二おいて、２１はデータビッ
トが格納されるメモリセル、２２は上記機能装置５によ
り生成される）量りティビットが格納されるメモリセル
である。前記両メモリセル２１，２２はドライバ／レシ
ーバ２３を介してパス６１：接続される。尚、２４はデ
ータライン、２５はノ量すテイビットラインである。
第３図は第１図における機能装置５の内部構成を示すブ
ロック図である。機能装置５は、パリティチェッカなら
びにジェネレータＳノ、ト◆ライパ／レシーバ３２ ｔ
ｌ”−） ｓ ｓとで構成される。ノ臂すテイチェツ
力ならびにジェネレータ３１は従来より、メモリモジュ
ール毎内蔵すしていた、ノ臂すテイピット発生ならびに
ノ譬すテイチェックを実行する回路である。この回Ｑ
３ Ｊより発せられるノ譬すテイビットはデータライン
３５、ドライバ／しシーパ３２．データライン３９を介
してパスライン６に供給されろう又、この回路３１より
チェックの結果発せられるパリティエラー表示信号は信
号ライン３６．１”−ト３３．信号ライン４０を介して
／？ス６に供給される。前記ドライ・ぐ／レジー・々３
２は、本装置をノ々ス６へ接続するために設けられるも
のであってデータライン３８を介してパス６ｔを伝播す
るデータの取込みあるいはデータの送出がなされる。又
、ｆ−） Ｊ Ｊには、上記回路３１より発せられるノ
リティエラー表示信号の他に、パス６の制御ラインを介
して主メモリ１，２へのデータ書込み時に発せられるＷ
Ｒ倍信号 ＷＲＩ ＴＥコマンドをデコードした信号）
が供給されており、ここで論理条件をとった出力が最終
的なパリティエラー表示信号としてライン４０を介して
パス６へ供給される。
ロック図である。機能装置５は、パリティチェッカなら
びにジェネレータＳノ、ト◆ライパ／レシーバ３２ ｔ
ｌ”−） ｓ ｓとで構成される。ノ臂すテイチェツ
力ならびにジェネレータ３１は従来より、メモリモジュ
ール毎内蔵すしていた、ノ臂すテイピット発生ならびに
ノ譬すテイチェックを実行する回路である。この回Ｑ
３ Ｊより発せられるノ譬すテイビットはデータライン
３５、ドライバ／しシーパ３２．データライン３９を介
してパスライン６に供給されろう又、この回路３１より
チェックの結果発せられるパリティエラー表示信号は信
号ライン３６．１”−ト３３．信号ライン４０を介して
／？ス６に供給される。前記ドライ・ぐ／レジー・々３
２は、本装置をノ々ス６へ接続するために設けられるも
のであってデータライン３８を介してパス６ｔを伝播す
るデータの取込みあるいはデータの送出がなされる。又
、ｆ−） Ｊ Ｊには、上記回路３１より発せられるノ
リティエラー表示信号の他に、パス６の制御ラインを介
して主メモリ１，２へのデータ書込み時に発せられるＷ
Ｒ倍信号 ＷＲＩ ＴＥコマンドをデコードした信号）
が供給されており、ここで論理条件をとった出力が最終
的なパリティエラー表示信号としてライン４０を介して
パス６へ供給される。
以下、本発明の動作に関し詳細に説明する。
まず、ＣＰＵＪ又は入出力処理装置４から主メモリ１，
２に対し書込みを行なう際の動作から説明する。これら
の装置はパス６を争奪した後、パス６に対しアドレス、
データ及び制御信号な出力する。機能装置５はパス６よ
リゾ−タライン３８．ドライバ／レシーバ３２．データ
ライン３４を介してそのデータを取込み、ノ４リティチ
ェッカ／ジェネレータ３１を介して、ノ臂すテイビット
（奇数／偶数）を生成する。そしてこれを１ピットデー
タライン３５．ドライバ／レシーバ３２，１ビツトデー
タライン３９を介して、パス６上に出力する。一方、・
９ス６上のアドレスラインにより、複数個存在する主メ
モリ１．２のいずれか−っが選択され、且つ選択された
アドレス位置に該当するメモリセルへのデータビットの
書込みが行なわれるが、この時機能装置５によりパス６
へ出力されていたパリティピットを取込み、該当するメ
モリセルへ書込みがなされる。この時、データはメモリ
セル２１へ、ノ母すテイビットはメモリセル２２へそれ
ぞれドライバ／レシーバ２３を介して供給されることは
言うまでもない。
２に対し書込みを行なう際の動作から説明する。これら
の装置はパス６を争奪した後、パス６に対しアドレス、
データ及び制御信号な出力する。機能装置５はパス６よ
リゾ−タライン３８．ドライバ／レシーバ３２．データ
ライン３４を介してそのデータを取込み、ノ４リティチ
ェッカ／ジェネレータ３１を介して、ノ臂すテイビット
（奇数／偶数）を生成する。そしてこれを１ピットデー
タライン３５．ドライバ／レシーバ３２，１ビツトデー
タライン３９を介して、パス６上に出力する。一方、・
９ス６上のアドレスラインにより、複数個存在する主メ
モリ１．２のいずれか−っが選択され、且つ選択された
アドレス位置に該当するメモリセルへのデータビットの
書込みが行なわれるが、この時機能装置５によりパス６
へ出力されていたパリティピットを取込み、該当するメ
モリセルへ書込みがなされる。この時、データはメモリ
セル２１へ、ノ母すテイビットはメモリセル２２へそれ
ぞれドライバ／レシーバ２３を介して供給されることは
言うまでもない。
次に、ＣＰＵ、９あるいは入出力処理装置４が主メモリ
１，２よりデータな読出す場合の動作につき説明する。
１，２よりデータな読出す場合の動作につき説明する。
上記と同様、これらの装置はパス６を争奪した後、・々
ス６に対しアドレス及び制御信号を出力する。これによ
り、主メモリ１．２のうちのいずれからか、該当アドレ
スのデータビットと・９リテイビツトが・ぐス６上に出
力される。機能装置５は、ドライバ／レシーバ３２を介
してこれを取込み、ノ母すテイチェッカ／ジェネレータ
３１にてｉ４リテイチェックを行なう。そしてその結果
を、ｒ−ト３３ ＋ ／量りティエラー表示信号ライン
４０を介して、・々ス６上に出力する。いま、アクセス
したＣＰＵ ３あるいは入出力処理装置４は、これによ
りＡ？ ９テイエラーの有無を判別する。
ス６に対しアドレス及び制御信号を出力する。これによ
り、主メモリ１．２のうちのいずれからか、該当アドレ
スのデータビットと・９リテイビツトが・ぐス６上に出
力される。機能装置５は、ドライバ／レシーバ３２を介
してこれを取込み、ノ母すテイチェッカ／ジェネレータ
３１にてｉ４リテイチェックを行なう。そしてその結果
を、ｒ−ト３３ ＋ ／量りティエラー表示信号ライン
４０を介して、・々ス６上に出力する。いま、アクセス
したＣＰＵ ３あるいは入出力処理装置４は、これによ
りＡ？ ９テイエラーの有無を判別する。
尚、書込み動作時に、パリティエラー表示信号（ライン
４０を伝播する信号）を出力させないためには、パス６
との制御ラインをデコードしたＷ１信号（ライン３７１
を伝播する信号）により、ゲート３３を閉じれば良い。
４０を伝播する信号）を出力させないためには、パス６
との制御ラインをデコードしたＷ１信号（ライン３７１
を伝播する信号）により、ゲート３３を閉じれば良い。
以１説明の如く本発明によれば、システムに１個だけ接
続されるノ臂すテイチェツカ／ジエネレークに関し、シ
ステムに接続される各装置がパスを介して共用すること
により、主記憶モジュールの設置数計に関係なく使用出
来、ハードウェアの削減をはかることができる。また、
パス上での転送を含むｔ’？ リティチェックが行なえ
、従って転送データの信頼性の自重が期待できろっ
続されるノ臂すテイチェツカ／ジエネレークに関し、シ
ステムに接続される各装置がパスを介して共用すること
により、主記憶モジュールの設置数計に関係なく使用出
来、ハードウェアの削減をはかることができる。また、
パス上での転送を含むｔ’？ リティチェックが行なえ
、従って転送データの信頼性の自重が期待できろっ
第１図は本発明において使用される計算機システムの構
成例を示すブロック図、第２図は第１図における主メモ
リの内部構成を示すブロック図、第３図は第１図におけ
る機能装置の実施例を示すブロック図である。 １．２・・・主メモリ、３・・・ＣＰＵ、４・・・入出
力処理装置、５・・・機能装置、３１・・・ノ４ リテ
ィチェツカ／ジェネレータ、３２・・・ドライバ／レジ
−ツヤ、 ３３ ・・・ ？−） 。
成例を示すブロック図、第２図は第１図における主メモ
リの内部構成を示すブロック図、第３図は第１図におけ
る機能装置の実施例を示すブロック図である。 １．２・・・主メモリ、３・・・ＣＰＵ、４・・・入出
力処理装置、５・・・機能装置、３１・・・ノ４ リテ
ィチェツカ／ジェネレータ、３２・・・ドライバ／レジ
−ツヤ、 ３３ ・・・ ？−） 。
Claims (1)
- メモリならびにメモリを使用する装置がパスを介して共
通接続されて成るものであって、上記パスはデータのｚ
Ｊ？ ９テイピツトが伝播される信号ラインならびにノ
母すテイエラー表示のための信号ラインとを含み、且つ
上記パスを伝播するデータを取込みノ平すテイピットを
出力、もしくはデータをチェックし、／４リテイエラー
表示のための信号を上記それぞれの信号ラインを介して
出力する機能装置を備え、上記メモリを使用する各装置
は、メモリを使用する際上記機能回路を介してパス上に
データを送出すると共に上記パスによりノクリテイエラ
ーの有無を判別することを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143472A JPS5846421A (ja) | 1981-09-11 | 1981-09-11 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143472A JPS5846421A (ja) | 1981-09-11 | 1981-09-11 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846421A true JPS5846421A (ja) | 1983-03-17 |
Family
ID=15339488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143472A Pending JPS5846421A (ja) | 1981-09-11 | 1981-09-11 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625455A (ja) * | 1985-07-01 | 1987-01-12 | Fujitsu Ltd | 読み／書き制御方式 |
| JPH03226841A (ja) * | 1990-01-31 | 1991-10-07 | Koufu Nippon Denki Kk | インタフェース回路 |
-
1981
- 1981-09-11 JP JP56143472A patent/JPS5846421A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625455A (ja) * | 1985-07-01 | 1987-01-12 | Fujitsu Ltd | 読み／書き制御方式 |
| JPH0433061B2 (ja) * | 1985-07-01 | 1992-06-02 | Fujitsu Ltd | |
| JPH03226841A (ja) * | 1990-01-31 | 1991-10-07 | Koufu Nippon Denki Kk | インタフェース回路 |
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