JPH09288619A

JPH09288619A - 主記憶装置

Info

Publication number: JPH09288619A
Application number: JP8100554A
Authority: JP
Inventors: Seiichi Hiraoka; 精一平岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-04-22
Filing date: 1996-04-22
Publication date: 1997-11-04

Abstract

(57)【要約】【課題】既存のＥＣＣ回路を内蔵した主記憶制御装置
を変更することなく流用し、二重化したメモリセルを等
価に扱うことにより、一方のメモリセルで２ビット以上
のエラーが検出されても他方のメモリセルを用いて処理
が継続できる安価で信頼性の高い主記憶装置を提供す
る。【解決手段】メモリセル１・２を二重系にし、上記メ
モリセル１・２に接続されデータの誤りを検査する誤り
検査手段３・４と、メモリセル１・２からの出力データ
を選択する選択手段５とを付加して、上記誤り検査手段
３・４の検査結果により、データを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータシ
ステムの主記憶装置の主として信頼性向上に関するもの
である。

【０００２】

【従来の技術】メモリの信頼性を向上させる従来技術と
して、ＥＣＣ回路技術をあげることができる。この技術
では１ビットのデータ誤りについては自動訂正が可能で
ある反面、２ビット以上の誤りを検出することは可能で
はあるが、訂正することは不可能であるという問題点が
あった。

【０００３】これを解決するための技術として、特開昭
６３−２２８２４８号公報にて公開されている、複数誤
り訂正可能主記憶装置を挙げることができる。これは、
１個のＥＣＣ回路を用いてメモリセルからの読み出しデ
ータの誤りを検出および訂正する機能を有する主記憶装
置において、メモリセルを二重系とし、一方のメモリセ
ルからのデータ誤りを前記ＥＣＣ回路にて自動検出し、
複数ビットの誤りを検出したときのデータと、このデー
タに対応する他方のメモリセルに記憶されているデータ
との排他的論理和をとる訂正回路を付加し、複数ビット
誤り訂正可能な主記憶装置である。

【０００４】図１１は、従来の複数ビット誤り訂正可能
主記憶装置の概念図であり、１０１は主記憶制御器、１
０２はメモリを駆動するためのＲＡＳ・ＣＡＳ・ＷＥ信
号ライン、１０３は通常使用メモリセル用データ用ラッ
チ回路、１０４は通常使用メモリセル用チェックビット
用ラッチ回路、１０５は訂正用メモリセル用データ用ラ
ッチ回路、１０６は訂正用メモリセル用チェックビット
用ラッチ回路、１０７はＥＣＣ回路、１０８は訂正回
路、１０９はデータリードバスバッファ、１１０はデー
タライト用バスバッファ、１１１はデータ入出力バッフ
ァ、１１２・１１３は通常用メモリセル、１１４・１１
５は訂正用メモリセル、１１６はシステムバス、１１７
はデータバスである。

【０００５】図１１を用いて、従来の複数ビット誤り訂
正可能主記憶装置における主記憶に対するライト動作と
リード動作を説明する。プロセッサからメモリに対する
アクセスがシステムバス上に送出されると、主記憶制御
器がメモリセルに対して該当するメモリ番値を選択する
ため、ＲＡＳ・ＣＡＳ・ＷＥ信号１０２を発生する。も
し、ライト動作であれば入出力バッファ１１１をライト
方向に設定し、ライト用データバスバッファ１１０を動
作させてデータバス１１７上のデータをＥＣＣ回路１０
７に入力し、ＥＣＣ回路１０７においてチェックビット
データを生成させて、データバス１１７上のデータとと
もに通常用メモリセル１１２・１１３および訂正用メモ
リセル１１４・１１５に格納する。

【０００６】次に、リード動作であれば、プロセッサか
らアドレスラインで指定されたアドレスラインで指定さ
れたメモリ番値の内容が通常使用メモリセルより読み出
される。このとき、通常使用メモリセル用ラッチ回路１
０３・１０４で出力データをラッチし、メモリデータお
よびチェックビットをＥＣＣ回路１０７に入力する。チ
ェックの結果、ノーエラーであればデータリードバスバ
ッファ１０９を動作させ、また、データ入出力バッファ
１１１をリード方向に設定して、データバス１１７にメ
モリデータを送出する。

【０００７】次に、１ビットエラーであれば、ＥＣＣ回
路１０７内で訂正されたデータが同様の動作でデータバ
ス１１７に送出される。２ビット以上のエラーが検出さ
れた時には訂正回路１０８での訂正が行われる。この動
作を図１２を用いて説明する。図１２は、訂正回路１０
８の内部構成を示した図であり、２０１は２ビット以上
のエラーを含んだデータを保持するラッチ回路、２０２
および２０３はＥＯＲ回路である。通常使用メモリセル
から読み出された２ビット以上のエラーを含んだデータ
はラッチ回路２０１で保持される。この状態で、該デー
タに対応したデータが記憶されている訂正用のメモリセ
ル１１４・１１５に対してアクセスを行ない、ＥＣＣ回
路１０７で読み出されたデータの誤り検出を行なう。こ
のとき、読み出されたデータがノーエラーあるいは１ビ
ットエラーの場合、ＥＣＣ回路から出力されるときは、
すべて正しいデータに訂正され、その訂正されたデータ
が訂正回路１０８に入力される。ここで、ラッチ回路２
０１には前の２ビット以上のエラーを含んだデータが保
持されたままである。訂正用のメモリセル１１４・１１
５から読み出され、訂正されたデータはＥＯＲ回路２０
２に入力され、ラッチ回路２０１に保持されたエラーを
含んだデータとの排他的論理和が得られる。この結果を
ＥＯＲ回路２０３に入力し、ラッチ回路２０１に保持さ
れたエラーを含んだデータと再度排他的論理和を取り、
その出力されるデータは完全に訂正されたデータが得ら
れる。

【０００８】

【発明が解決しようとする課題】上記の従来技術は、訂
正用のメモリセルの読み出しが通常使用のメモリセルの
データに２ビット以上のエラーが発生されたときに限ら
れている。したがって、訂正用のメモリセルが通常使用
のメモリセルよりも先に２ビット以上のエラーの状態に
なったときには訂正ができない。また、データの読み出
し制御は通常のＥＣＣ回路と１個のメモリセルを用いた
主記憶制御と異なっており、専用の複雑な主記憶制御回
路を製作しなければいけないという問題があった。

【０００９】この発明は、このような問題を解決するた
めになされたもので、この発明は既存のＥＣＣ回路を内
蔵した主記憶制御装置を変更することなく流用し、二重
化したメモリセルを等価に扱うことにより、一方のメモ
リセルで２ビット以上のエラーが検出されても他方のメ
モリセルを用いて処理が継続できる安価で信頼性の高い
主記憶装置を提供すること目的とする。

【００１０】第１の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できる安価で信頼性の高い主記
憶装置を提供しようとするものである。

【００１１】第２の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、片系のデータ
が１ビットエラーの状態で、他系が正常なデータの場
合、正常なデータを選択して、より的確なデータを確保
できる、安価で信頼性の高い主記憶装置を提供しようと
するものである。

【００１２】第３の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、片系のデータ
が２ビットエラーの状態で、他系が正常なデータの場
合、正常なデータを選択して、より的確なデータを確保
できる、安価で信頼性の高い主記憶装置を提供しようと
するものである。

【００１３】第４の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、片系のデータ
が１ビットエラーの状態であった場合には、１ビットエ
ラーのデータを選択して、より的確なデータを確保でき
る、安価で信頼性の高い主記憶装置を提供しようとする
ものである。

【００１４】第５の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、データ反転回
路を具備し、エラーデータを生成することによって、よ
り的確なデータを確保できる、安価で信頼性の高い主記
憶装置を提供しようとするものである。

【００１５】第６の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、片系のデータ
が正常で、他系が２ビットエラーの場合に正常側のデー
タを１ビット反転することにより、１ビットエラーの状
態を作ることによって、より的確なデータを確保でき
る、安価で信頼性の高い主記憶装置を提供しようとする
ものである。

【００１６】第７の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、外部からの信
号により、１ビットまたは複数ビットを反転することに
より、１ビットまたは複数ビットエラーの状態を作るこ
とによって、より的確なデータを確保できる、安価で信
頼性の高い主記憶装置を提供しようとするものである。

【００１７】第８の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、メモリをアク
セスするアドレスを保持するレジスタを具備し、エラー
が発生したアドレス情報を保持することによって、より
的確なデータを確保できる、安価で信頼性の高い主記憶
装置を提供しようとするものである。

【００１８】第９の発明は、既存のＥＣＣ回路を内蔵し
た主記憶制御装置を変更することなく流用し、二重化し
たメモリセルを等価に扱うことにより、一方のメモリセ
ルで２ビット以上のエラーが検出されても他方のメモリ
セルを用いて処理が継続できるとともに、比較器とデー
タ選択抑止回路を具備し、複数回エラーを検出したアド
レスについては、当該メモリセルの出力データを選択し
ないようにすることによって、より的確なデータを確保
できる、安価で信頼性の高い主記憶装置を提供しようと
するものである。

【００１９】

【課題を解決するための手段】第１の発明の主記憶装置
においては、ＥＣＣ回路を内蔵した主記憶制御装置に制
御され、ＥＣＣ回路を使用してデータの誤り検出および
訂正を行う主記憶装置において、メモリセルを二重系に
し、上記メモリセルに接続されデータの誤りを検査する
誤り検査手段と、メモリセルからの出力データを選択す
る選択手段とを付加して、上記誤り検査手段の検査結果
により、データを選択することを特徴としている。

【００２０】第２の発明においては、第１の発明の主記
憶装置において、上記誤り検査手段の検査結果により、
片系のデータが１ビットエラーの状態で、他系が正常な
データの場合、正常なデータを選択することを特徴とし
ている。

【００２１】第３の発明においては、第１の発明の主記
憶装置において、上記誤り検査手段の検査結果により、
片系のデータが２ビットエラーの状態で、他系が正常な
データの場合、正常なデータを選択することを特徴とし
ている。

【００２２】第４の発明においては、第１の発明の主記
憶装置において、上記誤り検査手段の検査結果により、
片系のデータが１ビットエラーの状態であった場合に
は、１ビットエラーのデータを選択することを特徴とし
ている。

【００２３】第５の発明においては、第１の発明の主記
憶装置において、データ反転回路を具備し、エラーデー
タを生成することを特徴としている。

【００２４】第６の発明においては、第１・第３または
第５の発明の主記憶装置において、片系のデータが正常
で、他系が２ビットエラーの場合に、正常側のデータを
１ビット反転することによって、１ビットエラーの状態
を作ることを特徴としている。

【００２５】第７の発明においては、第１・第２・第３
または第５の発明の主記憶装置において、外部からの信
号により、１ビットまたは複数ビットを反転することに
より、１ビットまたは複数ビットエラーの状態を作るこ
とを特徴としている。

【００２６】第８の発明においては、第１の発明の主記
憶装置において、メモリをアクセスするアドレスを保持
するレジスタを具備し、エラーが発生したアドレス情報
を保持することを特徴としている。

【００２７】第９の発明においては、第１または第８の
発明において、比較器とデータ選択抑止回路を具備し、
複数回エラーを検出したアドレスについては、当該メモ
リセルの出力データを選択しないことを特徴としてい
る。

【００２８】この発明の実施の形態においては、次のよ
うな作用を有する。この発明の主記憶装置は、ＥＣＣ回
路を内蔵した主記憶制御装置に制御され、メモリセルを
二重系にし、上記メモリセルに接続されデータの誤りを
検査する第１・第２のＥＣＣ誤り検査回路と、メモリセ
ルからの出力データを選択するセレクタを付加し、上記
ＥＣＣ検査回路の検査結果により、データを選択するこ
とにより、メモリのリードアクセスがあった場合、常に
両方のメモリセルの誤り状態を検査し、ライトアクセス
時には両方のメモリセルにデータを書き込むことによ
り、両方のメモリセルが同時に２ビット以上のエラーに
なるという極めてまれな場合を除き、常に正常なデータ
を得られ、主記憶装置の信頼性は大幅に向上される。

【００２９】また、上記ＥＣＣ検査回路の検査結果によ
り、片系のデータが１ビットエラーの状態で、他系が正
常なデータの場合、正常なデータを選択することをによ
り、常に正常なデータを得ることも可能である。

【００３０】また、上記ＥＣＣ検査回路の検査結果によ
り、片系のデータが２ビットエラーの状態で、他系が正
常なデータの場合、正常なデータを選択することによ
り、常に正常なデータを得ることも可能である。

【００３１】また、上記ＥＣＣ検査回路の検査結果によ
り、片系のデータが１ビットエラーの状態であった場合
には、１ビットエラーのデータを選択することにより、
主記憶制御装置に内蔵したＥＣＣ回路をより、エラーを
訂正し、正常なデータを得ることも可能である。

【００３２】また、データ反転回路を具備し、正常デー
タからエラーデータを生成することにより、任意のエラ
ー状態をつくり出し、ＥＣＣ回路を内蔵したＭＣＵにエ
ラーデータを供給し、ＭＣＵ内のＥＣＣ回路において、
誤り検出・訂正を行なうことが可能である。

【００３３】また、片系のデータが正常で、他系が２ビ
ットエラーの場合に正常側のデータを１ビット反転する
ことにより、１ビットエラーの状態を作ることにより、
主記憶制御装置に内蔵したＥＣＣ回路により、誤り検
出、訂正を行ない、正常なデータを得ることも可能であ
る。また、ＭＣＵの１ビットエラー検出時におけるメモ
リへの書き戻し機能により、２ビット以上の誤りデータ
を持つメモリセルに対する書き戻しを行なうことも可能
である。

【００３４】また、外部からの信号により、１ビットま
たは複数ビットを反転することにより、正常データから
１ビットまたは複数ビットエラーの状態のデータを得る
ことも可能であり、主記憶装置のエラー試験を容易に行
なうことも可能である。

【００３５】また、メモリをアクセスするアドレスを保
持するレジスタを具備し、エラーが発生したアドレス情
報を保持することにより、エラー発生情報を提供するこ
とも可能である。

【００３６】また、比較器とデータ選択抑止回路を具備
し、複数回エラーを検出したアドレスについては、当該
メモリセルの出力データを選択しないことをにより、正
常な一方のメモリセルを用いて処理を継続することも可
能である。

【００３７】

【発明の実施の形態】

実施の形態１．図１は、この発明の一実施形態を示す半
導体メモリ装置の構成図である。図において、１・２は
それぞれ第１メモリセル・第２メモリセル、３・４はそ
れぞれメモリセル１・２の誤り検査を行うためのＥＣＣ
検査回路からなる誤り検査手段、５はＥＣＣ検査回路の
検査結果によりメモリセル１・２の出力を選択する選択
器からなる選択手段、６はＥＣＣ回路すなわち誤り訂正
符号回路を内蔵した主記憶制御装置(以下、ＭＣＵとい
う)、７はメモリセルを制御するための制御線、８・９
はそれぞれメモリセル１・２とＥＣＣ検査回路３・４お
よび選択器５とを結ぶデータバス、１０は選択器と主記
憶制御装置を結ぶデータバス、１１・１２はそれぞれＥ
ＣＣ検査回路３・４での結果を選択器５に伝達するため
の信号線、１３はシステムバスである。

【００３８】主記憶装置からのデータ読み出し操作につ
いて説明する。システムバス１３から読みだし要求を受
けたＭＣＵ６はメモリセル１・２の読み出し動作を起動
するための制御信号を制御線７に出力する。これを受け
たメモリセル１・２はそれぞれデータバス８・９にデー
タを送出する。メモリセル１・２から読み出されたデー
タはＥＣＣ検査回路３・４に入力され、誤り検査を行
う。検査結果は信号線１１・１２を通して選択器５に送
られる。選択器５はＥＣＣ検査回路３・４の検査結果に
より、データを選択し、選択したデータをデータバス１
０を介してＭＣＵ６に送る。ＭＣＵ６は受けとったデー
タをシステムバス１３に出力する。ＥＣＣ検査回路３・
４および選択器５についても、制御線７の制御信号を入
力し、これによりデータの入力タイミング・出力タイミ
ングおよび入出力の方向を制御する。

【００３９】次に、図２を用いてメモリセル１・２から
読み出したデータを選択器５で選択し、ＭＣＵ６に送る
までの動作タイミングを説明する。ＭＣＵ６は、アクセ
スタイムＴ２のメモリセルに対応したものであり、実際
に接続するメモリセル１・２にはアクセスタイムＴ１の
ものを使用する。このような構成にすることにより、メ
モリセル１・２からは制御線７に制御信号が出力されて
から時間Ｔ１が経過した時点で安定した出力が得られる
が、実際にＭＣＵ６がデータを受けとるのは時間Ｔ２経
過した時点ということになる。したがって、選択器５は
時間Ｔ１経過した時点でデータを読み込み、データの検
査を行ない、時間Ｔ２経過した時点に安定した出力をデ
ータバス１０に出力することにより、ＭＣＵ６は正常な
データを受けとることができる。

【００４０】次に、主記憶装置へのデータの書き込み操
作について説明する。システムバス１３から書き込み要
求と書き込みデータを受けたＭＣＵ６はデータバス１０
にデータを出力する。同時に書き込み制御信号を制御線
７に出力する。データバス１０から書き込みデータを受
けた選択器はそのデータをデータバス８・９に送出す
る。メモリセル１・２は制御線７の制御に従いデータバ
ス８・９のデータを取り込む。

【００４１】このようにして、２組のメモリセルのデー
タを誤り検査の結果に従い選択することにより、ＥＣＣ
回路を内蔵したＭＣＵをそのまま利用して、メモリセル
の２重化を行ない、ＥＣＣのエラーチェックの結果に従
いどちらか一方を選択することにより、主記憶装置の信
頼性を向上させることができる。

【００４２】実施の形態２．図３は、この発明の実施の
形態２における選択器の構成図である。図において、１
１ａおよび１２ａはそれぞれＥＣＣ検査回路３および４
における検査結果においてノーエラーだったことを示す
信号線、１１ｂおよび１２ｂはそれぞれＥＣＣ検査回路
３および４における検査結果において１ビットエラーだ
ったことを示す信号線、１１ｃおよび１２ｃはそれぞれ
ＥＣＣ検査回路３および４における検査結果において２
ビット以上エラーだったことを示す信号線、１４〜１６
はＡＮＤゲート、１７は第２メモリセル出力データ有効
信号、１８は第２メモリセル出力データ有効信号１７が
１の場合に第２メモリセルからのデータを選択し、その
他の場合には第１メモリセルからのデータを選択するセ
レクタである。ただし、第１ＥＣＣ検査回路の検査結果
の信号線１１ａおよび１１ｃは反転してＡＮＤゲート１
４に入力され、第２ＥＣＣ検査回路の検査結果の信号線
１２ｂおよび１２ｃは反転してＡＮＤゲート１５に入力
される。その他の構成要素については図１と同一であ
る。

【００４３】第１メモリセル１からの読み出しデータに
１ビットエラーが含まれ、第２メモリセル２からの読み
出しデータが正常である場合を例にとり、動作について
説明する。第１メモリセル１から読み出されたデータは
第１ＥＣＣ検査回路３で検査され、その結果は１ビット
エラーなので、信号線１１ａ・１１ｂ・１１ｃには
（０，１，０）が出力される。従って、ＡＮＤゲート１
４の出力は１になる。第２メモリセル２から読み出され
たデータは第２ＥＣＣ検査回路４で検査され、その結果
はノーエラーなので、信号線１２ａ・１２ｂ・１２ｃに
は（１，０，０）が出力される。ＡＮＤゲート１５の出
力は１になる。よって、ＡＮＤゲート１６の入力は
（１，１）になるので、出力である第２メモリセル出力
データ有効信号１７に１が出力され、セレクタ３は第２
メモリセルからの読み出しデータを選択し、データバス
１０に出力する。

【００４４】また、第１メモリセル１からの読み出しデ
ータが正常であり、第２メモリセル２からの読み出しデ
ータに１ビットエラーが含まれた場合は、信号線１１ａ
・１１ｂ・１１ｃは（１，０，０）、信号線１２ａ・１
２ｂ・１２ｃは（０，１，０）になるので、ＡＮＤゲー
ト１４・１５の出力はそれぞれ０になり、ＡＮＤゲート
１６の出力である第２メモリセル出力データ有効信号１
７は０になるため、セレクタ３は正常データである、第
１メモリセル１からの読み出しデータを選択する。

【００４５】上記実施の形態の主記憶装置は、一方の読
み出しデータが正常で、他方が１ビットエラーであった
場合、ＥＣＣ検査回路の検査結果により正常な読み出し
データを選択するので、誤りのない正常データを読み出
すことが可能である。

【００４６】実施の形態３．図４は、この発明の実施の
形態３における選択器の構成図である。図において、第
１ＥＣＣ検査回路の検査結果の信号線１１ａおよび１１
ｂは反転してＡＮＤゲート１４に入力され、第２ＥＣＣ
検査回路の検査結果の信号線１２ｂおよび１２ｃは反転
してＡＮＤゲート１５に入力される。その他の構成要素
については図１および図３と同一である。

【００４７】第１メモリセル１からの読み出しデータに
２ビット以上エラーが含まれ、第２メモリセル２からの
読み出しデータが正常である場合を例にとり、動作につ
いて説明する。第１メモリセル１から読み出されたデー
タは第１ＥＣＣ検査回路３で検査され、その結果は２ビ
ット以上エラーなので、信号線１１ａ・１１ｂ・１１ｃ
には（０，０，１）が出力される。したがって、ＡＮＤ
ゲート１４の出力は１になる。第２メモリセル２から読
み出されたデータは第２ＥＣＣ検査回路４で検査され、
その結果はノーエラーなので、信号線１２ａ・１２ｂ・
１２ｃには（１，０，０）が出力される。ＡＮＤゲート
１５の出力は１になる。よって、ＡＮＤゲート１６の入
力は（１，１）になるので、出力である第２メモリセル
出力データ有効信号１７に１が出力され、セレクタ３は
第２メモリセルからの読み出しデータを選択し、データ
バス１０に出力する。

【００４８】また、第１メモリセル１からの読み出しデ
ータが正常であり、第２メモリセル２からの読み出しデ
ータに２ビット以上エラーが含まれた場合は、信号線１
１ａ・１１ｂ・１１ｃは（１，０，０）、信号線１２ａ
・１２ｂ・１２ｃは（０，０，１）になるので、ＡＮＤ
ゲート１４・１５の出力はそれぞれ０になり、ＡＮＤゲ
ート１６の出力である第２メモリセル出力データ有効信
号１７は０になるため、セレクタ３は正常データであ
る、第１メモリセル１からの読み出しデータを選択す
る。

【００４９】上記実施の形態の主記憶装置は、一方の読
み出しデータが正常で、他方が２ビット以上エラーであ
った場合、ＥＣＣ検査回路の検査結果により正常な読み
出しデータを選択するので、誤りのない正常データを読
み出すことが可能である。

【００５０】実施の形態４．図５は、この発明の実施の
形態４における選択器の構成図である。図において、第
１ＥＣＣ検査回路の検査結果の信号線１１ａおよび１１
ｃは反転してＡＮＤゲート１４に入力され、第２ＥＣＣ
検査回路の検査結果の信号線１２ａおよび１２ｃは反転
してＡＮＤゲート１５に入力される。また、ＡＮＤゲー
ト１４の出力は反転してＡＮＤゲート１６に入力され
る。その他の構成要素については、図１および図３と同
一である。

【００５１】第１メモリセル１からの読み出しデータに
１ビットエラーが含まれ、第２メモリセル２からの読み
出しデータが正常である場合を例にとり、動作について
説明する。第１メモリセル１から読み出されたデータ
は、第１ＥＣＣ検査回路３で検査され、その結果は２ビ
ット以上エラーなので、信号線１１ａ・１１ｂ・１１ｃ
には（０，１，０）が出力される。したがって、ＡＮＤ
ゲート１４の出力は１になる。第２メモリセル２から読
み出されたデータは、第２ＥＣＣ検査回路４で検査さ
れ、その結果はノーエラーなので、信号線１２ａ・１２
ｂ・１２ｃには（１，０，０）が出力される。ＡＮＤゲ
ート１５の出力は１になる。よって、ＡＮＤゲート１６
の入力は（０，０）になるので、出力である第２メモリ
セル出力データ有効信号１７に０が出力され、セレクタ
３は第１メモリセルから１の読み出しデータを選択し、
データバス１０に出力する。

【００５２】また、第１メモリセル１からの読み出しデ
ータが正常であり、第２メモリセル２からの読み出しデ
ータに１ビットエラーが含まれた場合は、信号線１１ａ
・１１ｂ・１１ｃは（１，０，０）、信号線１２ａ・１
２ｂ・１２ｃは（０，１，０）になるので、ＡＮＤゲー
ト１４・１５の出力はそれぞれ（０，１）になり、ＡＮ
Ｄゲート１６の出力である第２メモリセル出力データ有
効信号１７は１になるため、セレクタ３は第２メモリセ
ル２からの読み出しデータを選択する。

【００５３】また、第１メモリセル１からの読み出しデ
ータ、および第２メモリセル２からの読み出しデータの
双方に１ビットエラーが含まれた場合は、信号線１１ａ
・１１ｂ・１１ｃは（０，１，０）、信号線１２ａ・１
２ｂ・１２ｃは（０，１，０）になるので、ＡＮＤゲー
ト１４・１５の出力はそれぞれ１になり、ＡＮＤゲート
１６の出力である第２メモリセル出力データ有効信号１
７は０になるため、セレクタ３は第１メモリセル１から
の読み出しデータを選択する。

【００５４】また、第１メモリセル１からの読み出しデ
ータに２ビット以上のエラーが含まれており、第２メモ
リセル２からの読み出しデータに１ビットエラーが含ま
れた場合は、信号線１１ａ・１１ｂ・１１ｃは（０，
０，１）、信号線１２ａ・１２ｂ・１２ｃは（０，１，
０）になるので、ＡＮＤゲート１４・１５の出力はそれ
ぞれ（０，１）になり、ＡＮＤゲート１６の出力である
第２メモリセル出力データ有効信号１７は１になるた
め、セレクタ３は第２メモリセル２からの読み出しデー
タを選択する。

【００５５】また、第１メモリセル１からの読み出しデ
ータに１ビットエラーが含まれており、第２メモリセル
２からの読み出しデータに２ビット以上のエラーが含ま
れた場合は、信号線１１ａ・１１ｂ・１１ｃは（０，
１，０）、信号線１２ａ・１２ｂ・１２ｃは（０，０，
１）になるので、ＡＮＤゲート１４・１５の出力はそれ
ぞれ（１，０）になり、ＡＮＤゲート１６の出力である
第２メモリセル出力データ有効信号１７は０になるた
め、セレクタ３は第１メモリセル１からの読み出しデー
タを選択する。

【００５６】上記実施の形態の主記憶装置は、どちらか
のデータが１ビットエラーであった場合、ＥＣＣ検査回
路の検査結果により１ビットエラーの読み出しデータを
選択するので、ＥＣＣ回路を内蔵したＭＣＵで誤り訂正
を行なうことが可能であり、読みだし要求を出したプロ
セッサに対して正常なデータを供給することが可能であ
る。また、ＥＣＣ回路を内蔵したＭＣＵに１ビットエラ
ーを自動訂正した場合、メモリへの書き戻しを行なう機
能により、メモリセル内のエラーの訂正が可能になる。

【００５７】実施の形態５．図６は、この発明の実施の
形態５における選択器の構成図である。図において、１
９・２０はＥＯＲゲート、２１・２２はそれぞれ第１・
第２メモリセルからのデータを反転させるための第１・
第２反転制御線である。その他の構成要素については、
図１および図３と同一である。

【００５８】第１メモリセル１から読み出されたデータ
の１ビットをバスから抜き出し、ＥＯＲゲート１９に入
力し、ＥＯＲゲート１９の出力を元データの代わりにセ
レクタ３に入力する。同様に、第２メモリセル２の出力
の１ビットをＥＯＲゲート２０に入力し、ＥＯＲゲート
２０の出力を元データの代わりにセレクタ３に入力す
る。第２反転制御線２２に１を入力し、第２メモリセル
出力データ有効信号１７に１を設定すると、第２メモリ
セル２の出力の１ビットを反転したデータがデータバス
１０に出力される。また、第１反転制御線２１に１を入
力し、第２メモリセル出力データ有効信号１７に０を設
定すると、第１メモリセル１の出力の１ビットを反転し
たデータがデータバス１０に出力される。反転制御線２
１・２２に（０，０）を設定した場合にはメモリセルか
らのデータはそのままデータバス１０に出力される。

【００５９】また、複数ビットにＥＯＲ回路を挿入する
ことにより、複数ビットを反転させることも可能であ
る。

【００６０】上記実施の形態の主記憶装置は、ＥＯＲ回
路を挿入し、制御線の制御の元、データの反転ができ
るので、任意のエラー状態を作ることが可能である。

【００６１】実施の形態６．図７は、この発明の実施の
形態６における選択器の構成図である。図において、２
３・２４はＡＮＤゲートである。その他の構成要素につ
いては図１・図３および図６と同一である。ただし、反
転用のＥＯＲゲート２３・２４はそれぞれ、メモリセル
の読みだしパスの１ビットに対して挿入されている。ま
た、第２メモリセル出力データ有効信号１７の生成方式
については実施の形態３と同一であり、図７上では省略
している。

【００６２】第１メモリセル１からの読み出しデータに
２ビット以上エラーが含まれ、第２メモリセル２からの
読み出しデータが正常である場合を例にとり、動作につ
いて説明する。第１メモリセルのデータに２ビット以上
エラーが含まれているので、第１ＥＣＣ検出回路の出力
信号１１ａ・１１ｂ・１１ｃは（０，０，１）になり、
第２メモリセルのデータにはエラーがないので、第２Ｅ
ＣＣ検出回路の出力信号１２ａ・１２ｂ・１２ｃは
（１，０，０）になる。したがって、第２メモリセル出
力データ有効信号１７は、実施の形態３で示した手順に
より、１になる。したがって、第２メモリセルからの読
み出しデータが選択される。ＡＮＤゲート２４の入力は
（１，１）になるので、出力である第２反転制御信号は
１となり、実施の形態５の手順に従い第２メモリセル２
からの読みだしデータのうち１ビットが反転する。上記
動作により、選択された正常データである第２メモリセ
ル２からの読み出しデータがデータバス１０に出力され
る。

【００６３】上記実施の形態の主記憶装置は、一方の読
み出しデータが正常で、他方が２ビット以上エラーであ
った場合、ＥＣＣ検査回路の検査結果により正常な読み
出しデータを選択し、正常なデータの１ビットを反転す
るので、１ビットエラーのデータをＥＣＣ回路を内蔵し
たＭＣＵに返すので、ＭＣＵ内のＥＣＣ回路で自動訂正
するので、読みだし要求を出したプロセッサに対して正
常なデータを供給することが可能である。また、ＥＣＣ
回路を内蔵したＭＣＵの１ビットエラー自動訂正時のメ
モリへの書き戻し機能により、正常データを書き戻すの
で、２ビット以上のエラーの発生したメモリセルについ
ても正常データに書き戻すことが可能である。

【００６４】実施の形態７．図８は、この発明の実施の
形態７における選択器の構成図である。図において、２
５は外部からの反転要求を受けるレジスタである。その
他の構成要素については図１・図３・図６および図７と
同一である。また、第２メモリセル出力データ有効信号
１７の生成方式については、実施の形態２または実施の
形態３と同一であり、図８上では省略している。

【００６５】外部からの反転要求に従い、レジスタ２５
に値を設定する。反転をさせたい場合はレジスタ２５に
１を設定する。第１メモリセルのデータにエラーがない
場合、第１ＥＣＣ検査回路の結果の信号１１ａ・１１ｂ
・１１ｃは（１，０，０）になり、ＡＮＤゲート２３の
入力は（１，１）となり、第１反転制御線２１は１にな
り、第１メモリセル１からの読み出しデータが反転す
る。同様に、第２メモリセル２からの読み出しデータを
反転させることもできる。

【００６６】また、メモリセル１・２からの読み出しデ
ータにエラーが含まれていた場合にはＥＣＣ検査回路の
出力信号１１ａ・１２ａは０になり、ＡＮＤゲート２３
・２４の出力信号である反転制御線２１・２２は０にな
るので、メモリセル１・２からの読み出しデータは反転
しない。

【００６７】上記実施の形態の主記憶装置は、外部から
制御できるレジスタに値をセットすることにより、正常
データに対してデータの反転を可能になる。これによ
り、メモリのエラー試験を容易に行なうことができる。

【００６８】実施の形態８．図９は、この発明の実施の
形態８における主記憶装置の構成図のうち、第１メモリ
セル１に対するエラー情報保持に関する部分である。図
において、２６はシステムバスから受けとったアドレス
情報を保持するためのレジスタ、２７は各アドレスに対
しエラー情報を保持するためのレジスタファイル、２７
ａ・２７ｂはそれぞれ１ビットエラー、２ビット以上の
エラーの情報を保持するレジスタ、２８はレジスタファ
イル２７の中からアドレスに対応したレジスタを指定す
るための制御線、２９・３０はレジスタファイル２７か
ら読み出したエラー履歴２７ａ・２７ｂを保持するレジ
スタ、３１・３２はそれぞれ第１ＥＣＣ検査回路の出力
信号の１ビットエラー、２ビット以上エラーの情報を保
持するレジスタである。３３・３４はＯＲゲートであ
る。その他の構成要素については、図１および図３と同
一である。

【００６９】システムバスからメモリの読みだし要求が
来ると、そのアドレスをレジスタ２６に取り込み、制御
線２８に信号を送り、レジスタファイル２７内の対応レ
ジスタを選択する。レジスタファイル２７から対応する
アドレスのエラー履歴をレジスタ２７ａ・２７ｂから読
み出し、レジスタ２９・３０に取り込む。メモリセル１
からデータを読み出し、ＥＣＣ検査回路３でエラーのチ
ェックを行ない、１ビットエラーおよび２ビット以上の
エラーに関する情報を一旦レジスタ３１・３２に取り込
み、レジスタ２９・３０の内容とＯＲゲート３３・３４
で論理和を取ったものを制御線２８の指定したレジスタ
ファイル２７内の該当するレジスタ２７ａ・２７ｂに値
を書き込む。

【００７０】上記実施の形態は、一度エラーがあったア
ドレスに関する情報を保持することができるが、ＯＲゲ
ート３３・３４を加算器に置き換えると検出したエラー
の回数を保持することができる。

【００７１】上記実施の形態の主記憶装置は、アドレス
に対応してＥＣＣ検査結果を保持するレジスタファイル
を持つことにより、エラーの発生状況を保存することが
可能になる。

【００７２】実施の形態９．図１０は、この発明の実施
の形態９における主記憶装置の構成図である。図におい
て、３５は第１メモリセル１に対するエラーアドレス保
持ブロック、３６は第２メモリセル２に対するエラーア
ドレス保持ブロック、３７は第１メモリセルの同一アド
レスで２ビット以上のエラーが複数回発生したことを保
持するレジスタ、３８・３９はそれぞれ第一メモリセル
１、第２メモリセル２で複数回エラーが発生したことを
示す第１メモリセル抑止信号および第２メモリセル抑止
信号、４０はＥＣＣ検査回路の検査結果１１・１２から
メモリセル選択信号を生成する選択信号生成回路、４１
・４２はＡＮＤゲート、４３・４４はＯＲゲートであ
る。その他の構成要素については図１・図３および図９
と同一である。

【００７３】同一アドレスに対するアクセスにおいて、
メモリセルからの読み出しデータに２ビット以上エラー
が複数回検出された場合の抑止動作について説明する。
ただし、第２メモリセル２は抑止されていないものとす
る。システムバスからメモリの読みだし要求が来ると、
そのアドレスをレジスタ２６に取り込み、制御線２８に
信号を送り、レジスタファイル２７内の対応レジスタを
選択する。レジスタファイル２７から対応するレジスタ
２７ｃの内容を読み出し、レジスタ３０に取り込む。こ
れ以前のアクセスにおいて２ビット以上のエラーが検出
されているので、レジスタ３０には１が設定される。メ
モリセル１からデータを読み出し、ＥＣＣ検査回路３で
エラーのチェックを行ない、２ビット以上のエラーに関
する情報を一旦レジスタ３２に取り込む。このとき、レ
ジスタ３２には１が設定される。レジスタ３０の内容と
レジスタ３２の内容をＡＮＤゲート４１で論理積を取っ
たものをレジスタ３７に格納する。レジスタ３０・３２
にはそれぞれ１が設定されているので、ＡＮＤゲートの
出力も１になり、レジスタ３７には１が設定される。Ｏ
Ｒゲート４３により一旦レジスタ３７に１が設定される
と、以降のメモリアクセスのＥＣＣ検査結果によらず、
第１メモリセル抑止線３８が１になり、ＯＲゲート４４
により、ＡＮＤゲート４２の一方の入力は常に１にな
る。第２メモリセル抑止信号３９は０なので、ＡＮＤゲ
ート４２の出力である第２メモリセル選択信号１７は常
に１になり、選択信号生成回路４０の出力によらず、第
２メモリセルがセレクタ１８で選択され、データバス１
０に出力される。

【００７４】上記実施の形態の主記憶装置は、過去のエ
ラー履歴とＥＣＣ検査結果を比較することにより、複数
回エラーの発生したメモリセルの選択を抑止するので、
エラーの多発するメモリセルを縮退することができる。

【００７５】

【発明の効果】第１の発明によれば、既存のＥＣＣ回路
を内蔵した主記憶制御装置を変更することなく流用し、
二重化したメモリセルを等価に扱うことにより、一方の
メモリセルで２ビット以上のエラーが検出されても他方
のメモリセルを用いて処理が継続できる安価で信頼性の
高い主記憶装置を提供することができる。

【００７６】第２の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、片系の
データが１ビットエラーの状態で、他系が正常なデータ
の場合、正常なデータを選択して、より的確なデータを
確保できる、安価で信頼性の高い主記憶装置を提供する
ことができる。

【００７７】第３の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、片系の
データが２ビットエラーの状態で、他系が正常なデータ
の場合、正常なデータを選択して、より的確なデータを
確保できる、安価で信頼性の高い主記憶装置を提供する
ことができる。

【００７８】第４の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、片系の
データが１ビットエラーの状態であった場合には、１ビ
ットエラーのデータを選択して、より的確なデータを確
保できる、安価で信頼性の高い主記憶装置を提供するこ
とができる。

【００７９】第５の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、データ
反転回路を具備し、エラーデータを生成することによっ
て、より的確なデータを確保できる、安価で信頼性の高
い主記憶装置を提供することができる。

【００８０】第６の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、片系の
データが正常で、他系が２ビットエラーの場合に正常側
のデータを１ビット反転することにより、１ビットエラ
ーの状態を作ることによって、より的確なデータを確保
できる、安価で信頼性の高い主記憶装置を提供すること
ができる。

【００８１】第７の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、外部か
らの信号により、１ビットまたは複数ビットを反転する
ことにより、１ビットまたは複数ビットエラーの状態を
作ることによって、より的確なデータを確保できる、安
価で信頼性の高い主記憶装置を提供することができる。

【００８２】第８の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、メモリ
をアクセスするアドレスを保持するレジスタを具備し、
エラーが発生したアドレス情報を保持することによっ
て、より的確なデータを確保できる、安価で信頼性の高
い主記憶装置を提供することができる。

【００８３】第９の発明によれば、既存のＥＣＣ回路を
内蔵した主記憶制御装置を変更することなく流用し、二
重化したメモリセルを等価に扱うことにより、一方のメ
モリセルで２ビット以上のエラーが検出されても他方の
メモリセルを用いて処理が継続できるとともに、比較器
とデータ選択抑止回路を具備し、複数回エラーを検出し
たアドレスについては、当該メモリセルの出力データを
選択しないようにすることによって、より的確なデータ
を確保できる、安価で信頼性の高い主記憶装置を提供す
ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１における主記憶装置
の構成図である。

【図２】この発明の実施の形態１における主記憶装置
の読み出し動作を例示するタイム・チャートを示す図で
ある。

【図３】この発明の実施の形態２における選択器の構
成図である。

【図４】この発明の実施の形態３における選択器の構
成図である。

【図５】この発明の実施の形態４における選択器の構
成図である。

【図６】この発明の実施の形態５における選択器の構
成図である。

【図７】この発明の実施の形態６における選択器の構
成図である。

【図８】この発明の実施の形態７における選択器の構
成図である。

【図９】この発明の実施の形態８における主記憶装置
の構成図のうち、第１メモリセル１に対するエラー情報
保持に関する部分である。

【図１０】この発明の実施の形態９における主記憶装
置を示す構成図である。

【図１１】従来の複数ビット誤り訂正可能主記憶装置
の概念図である。

【図１２】従来の複数ビット誤り訂正可能主記憶装置
における訂正回路の内部構成を示す図である。

【符号の説明】

１・２第１・第２メモリセル、３・４第１・第２Ｅ
ＣＣ検査回路、５選択器、６主記憶制御装置、７
制御線、８・９メモリセルとＥＣＣ検査回路および選
択器間のデータバス、１０選択器と主記憶制御装置を
結ぶデータバス、１１・１２ＥＣＣ検査回路の結果を
選択器に伝達するための信号線、１３システムバス、１
４・１５・１６・２３・２４・４１・４２ＡＮＤゲー
ト、１７第２メモリセル出力データ有効信号、１８
セレクタ、１９・２０ＥＯＲゲート、２１・２２第
１・第２反転制御線、２５外部からの反転要求を受け
るレジスタ、２６アドレス情報を保持するためのレジス
タ、２７エラー履歴レジスタファイル、２８制御
線、２９・３０エラー履歴保持レジスタ、３１・３２
エラー情報保持レジスタ、３３・３４・４３・４４
ＯＲゲート、３５第１エラーアドレス保持ブロック、３
６第２エラーアドレス保持ブロック、３７複数回エ
ラー発生情報保持レジスタ、３８第１メモリセル抑止
信号、３９第２メモリセル抑止信号、４０選択信号生
成回路、１０１主記憶制御器、１０２ＲＡＳ・ＣＡ
Ｓ・ＷＥ信号ライン、１０３通常使用メモリセル用デ
ータ用ラッチ回路、１０４通常使用メモリセル用チェ
ックビット用ラッチ回路、１０５訂正メモリセル用デ
ータ用ラッチ回路、１０６訂正用メモリセル用チェッ
クビット用ラッチ回路、１０７ＥＣＣ回路、１０８
訂正回路、１０９データリードバスバッファ、１１０
データライト用バスバッファ、１１１データ入出力バ
ッファ、１１２・１１３通常用メモリセル、１１４・
１１５訂正用メモリセル、１１６システムバス、１
１７データバス、２０１２ビット以上のエラーを含
んだデータを保持するラッチ回路、２０２・２０３Ｅ
ＯＲ回路。

Claims

【特許請求の範囲】

【請求項１】ＥＣＣ回路を内蔵した主記憶制御装置に
制御され、ＥＣＣ回路を使用してデータの誤り検出およ
び訂正を行う主記憶装置において、メモリセルを二重系
にし、上記メモリセルに接続されデータの誤りを検査す
る誤り検査手段と、メモリセルからの出力データを選択
する選択手段とを付加して、上記誤り検査手段の検査結
果により、データを選択することを特徴とする主記憶装
置。
【請求項２】上記誤り検査手段の検査結果により、片
系のデータが１ビットエラーの状態で、他系が正常なデ
ータの場合、正常なデータを選択することを特徴とする
請求項１記載の主記憶装置。
【請求項３】上記誤り検査手段の検査結果により、片
系のデータが２ビットエラーの状態で、他系が正常なデ
ータの場合、正常なデータを選択することを特徴とする
請求項１記載の主記憶装置。
【請求項４】上記誤り検査手段の検査結果により、片
系のデータが１ビットエラーの状態であった場合には、
１ビットエラーのデータを選択することを特徴とする請
求項１記載の主記憶装置。
【請求項５】データ反転回路を具備し、エラーデータ
を生成することを特徴とする請求項１記載の主記憶装
置。
【請求項６】片系のデータが正常で、他系が２ビット
エラーの場合に正常側のデータを１ビット反転すること
により、１ビットエラーの状態を作ることを特徴とする
請求項１・請求項３または請求項５記載の主記憶装置。
【請求項７】外部からの信号により、１ビットまたは
複数ビットを反転することにより、１ビットまたは複数
ビットエラーの状態を作ることを特徴とする請求項１・
請求項２・請求項３または請求項５記載の主記憶装置。
【請求項８】メモリをアクセスするアドレスを保持す
るレジスタを具備し、エラーが発生したアドレス情報を
保持することを特徴とする、請求項１記載の主記憶装
置。
【請求項９】比較器とデータ選択抑止回路を具備し、
複数回エラーを検出したアドレスについては、当該メモ
リセルの出力データを選択しないことを特徴とする、請
求項１または請求項８記載の主記憶装置。