JPH04338847A - アドレス変換バッファ診断装置 - Google Patents
アドレス変換バッファ診断装置Info
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- JPH04338847A JPH04338847A JP3111360A JP11136091A JPH04338847A JP H04338847 A JPH04338847 A JP H04338847A JP 3111360 A JP3111360 A JP 3111360A JP 11136091 A JP11136091 A JP 11136091A JP H04338847 A JPH04338847 A JP H04338847A
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- 238000013500 data storage Methods 0.000 description 6
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- 230000010365 information processing Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
プロセッサ内のアドレス変換バッファを診断するための
アドレス変換バッファ診断装置に関する。
プロセッサ内のアドレス変換バッファを診断するための
アドレス変換バッファ診断装置に関する。
【０００２】
【従来の技術】情報処理装置におけるプロセッサ内のア
ドレス変換バッファ（ＴＬＢ）を診断するための従来の
アドレス変換バッファの診断手段は、システムの立上げ
のときには、ＴＬＢのライト／リード試験を行い、シス
テムの運用中は、ＴＬＢからのリードのときにパリティ
チェックを行うという手段を採用している。
ドレス変換バッファ（ＴＬＢ）を診断するための従来の
アドレス変換バッファの診断手段は、システムの立上げ
のときには、ＴＬＢのライト／リード試験を行い、シス
テムの運用中は、ＴＬＢからのリードのときにパリティ
チェックを行うという手段を採用している。
【０００３】
【発明が解決しようとする課題】上述したような従来の
アドレス変換バッファの診断手段は、固定的なハードウ
故障は検出できるが、実際の動作のときに、ファームウ
エアにおけるプログラムミスによるＴＬＢの情報と主記
憶部内のアドレス変換情報との不一致を検出することが
できないという欠点を有している。また、通常、ＴＬＢ
のエトリデータは、書込みタイミングの違いにより、複
数のフィールドに区切られているため、パリティチェッ
クの対象から外れているビットのＴＬＢのソフト的なエ
ラーも検出できないという欠点がある。
アドレス変換バッファの診断手段は、固定的なハードウ
故障は検出できるが、実際の動作のときに、ファームウ
エアにおけるプログラムミスによるＴＬＢの情報と主記
憶部内のアドレス変換情報との不一致を検出することが
できないという欠点を有している。また、通常、ＴＬＢ
のエトリデータは、書込みタイミングの違いにより、複
数のフィールドに区切られているため、パリティチェッ
クの対象から外れているビットのＴＬＢのソフト的なエ
ラーも検出できないという欠点がある。
【０００４】
【課題を解決するための手段】本発明のアドレス変換バ
ッファ診断装置は、主記憶部にシステムバスによって接
続されるプロセッサ内に設けられているアドレス変換バ
ッファを診断するためのアドレス変換バッファ診断装置
であって、動作モードを通常モードと診断モードとに切
換えるモード切換部と、論理アドレスを格納する論理ア
ドレスレジスタと、前記論理アドレスを入力して物理ア
ドレスデータおよび前記物理アドレスデータの正当性を
判断するためのＴＬＢタグ部を出力し前記診断モードの
場合でＴＬＢヒットのときに前記ＴＬＢヒットしたデー
タを基に前記主記憶部を索引して求めた物理アドレスを
格納するアドレス変換バッファと、前記通常モードの場
合は前記アドレス変換バッファから前記ＴＬＢタグ部を
入力して前記論理アドレスレジスタの値の一部と比較し
てＴＬＢヒットを検出し前記診断モードの場合は前記ア
ドレス変換バッファにヒットしてもアドレス変換バッフ
ァのヒット動作を行うように制御するＴＬＢヒット検出
回路と、前記通常モードの場合で前記ＴＬＢヒットのと
き前記アドレス変換バッファから前記物理アドレスを入
力してそれを格納して前記システムバスを経由して前記
主記憶部をアクセスし前記診断モードの場合で前記ＴＬ
Ｂヒットのときに前記ＴＬＢヒットしたデータを基に前
記主記憶部を索引して求めて前記アドレス変換バッファ
に格納した前記物理アドレスをセットする物理アドレス
レジスタと、前記診断モードの場合で前記ＴＬＢヒット
のときに前記物理アドレスデータを格納するＴＬＢ出力
データレジスタと、前記ＴＬＢヒットしたデータを基に
前記主記憶部を索引して求めた物理アドレスを格納する
ＴＬＢ格納データレジスタと、前記診断モードのときに
前記ＴＬＢ出力データレジスタおよび前記ＴＬＢ格納デ
ータレジスタのデータを比較する比較回路とを備えてい
る。
ッファ診断装置は、主記憶部にシステムバスによって接
続されるプロセッサ内に設けられているアドレス変換バ
ッファを診断するためのアドレス変換バッファ診断装置
であって、動作モードを通常モードと診断モードとに切
換えるモード切換部と、論理アドレスを格納する論理ア
ドレスレジスタと、前記論理アドレスを入力して物理ア
ドレスデータおよび前記物理アドレスデータの正当性を
判断するためのＴＬＢタグ部を出力し前記診断モードの
場合でＴＬＢヒットのときに前記ＴＬＢヒットしたデー
タを基に前記主記憶部を索引して求めた物理アドレスを
格納するアドレス変換バッファと、前記通常モードの場
合は前記アドレス変換バッファから前記ＴＬＢタグ部を
入力して前記論理アドレスレジスタの値の一部と比較し
てＴＬＢヒットを検出し前記診断モードの場合は前記ア
ドレス変換バッファにヒットしてもアドレス変換バッフ
ァのヒット動作を行うように制御するＴＬＢヒット検出
回路と、前記通常モードの場合で前記ＴＬＢヒットのと
き前記アドレス変換バッファから前記物理アドレスを入
力してそれを格納して前記システムバスを経由して前記
主記憶部をアクセスし前記診断モードの場合で前記ＴＬ
Ｂヒットのときに前記ＴＬＢヒットしたデータを基に前
記主記憶部を索引して求めて前記アドレス変換バッファ
に格納した前記物理アドレスをセットする物理アドレス
レジスタと、前記診断モードの場合で前記ＴＬＢヒット
のときに前記物理アドレスデータを格納するＴＬＢ出力
データレジスタと、前記ＴＬＢヒットしたデータを基に
前記主記憶部を索引して求めた物理アドレスを格納する
ＴＬＢ格納データレジスタと、前記診断モードのときに
前記ＴＬＢ出力データレジスタおよび前記ＴＬＢ格納デ
ータレジスタのデータを比較する比較回路とを備えてい
る。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図１において、主記憶部１と、論理アドレ
スと物理アドレスとの対応を参照するためのアドレス変
換バッファ（ＴＬＢ）４を有するプロセッサ３とは、シ
ステムバス２によって接続されている。
スと物理アドレスとの対応を参照するためのアドレス変
換バッファ（ＴＬＢ）４を有するプロセッサ３とは、シ
ステムバス２によって接続されている。
【０００８】プロセッサ３の内部には、ＴＬＢ４の他に
、通常モードと診断モードとを切換えるモード切換部と
、論理アドレスを格納してそれをＴＬＢ４に入力する論
理アドレスレジスタ５とが設けられている。ＴＬＢ４か
らの出力データは、物理アドレスデータと、その物理ア
ドレスデータの正当性を判断するためのＴＬＢタグ部（
タグ部）とに分割されており、物理アドレスデータは物
理アドレスレジスタ６に入力し、タグ部はＴＬＢヒット
検出回路１１に入力する。
、通常モードと診断モードとを切換えるモード切換部と
、論理アドレスを格納してそれをＴＬＢ４に入力する論
理アドレスレジスタ５とが設けられている。ＴＬＢ４か
らの出力データは、物理アドレスデータと、その物理ア
ドレスデータの正当性を判断するためのＴＬＢタグ部（
タグ部）とに分割されており、物理アドレスデータは物
理アドレスレジスタ６に入力し、タグ部はＴＬＢヒット
検出回路１１に入力する。
【０００９】モード切換部によって通常モードとしたと
きは、論理アドレスレジスタ５によってＴＬＢ４が参照
され、ＴＬＢヒット検出回路１１においてＴＬＢタグ部
と論理アドレスレジスタ５の値の一部が一致すると、Ｔ
ＬＢヒットとしてＴＬＢ４の物理アドレスデータが物理
アドレスレジスタ６にセットされ、システムバス２を経
由して主記憶部１をアクセスする。
きは、論理アドレスレジスタ５によってＴＬＢ４が参照
され、ＴＬＢヒット検出回路１１においてＴＬＢタグ部
と論理アドレスレジスタ５の値の一部が一致すると、Ｔ
ＬＢヒットとしてＴＬＢ４の物理アドレスデータが物理
アドレスレジスタ６にセットされ、システムバス２を経
由して主記憶部１をアクセスする。
【００１０】モード切換部によって診断モードとしたと
きは、診断モードフリップフロップ（Ｆ／Ｆ）７を有効
にして論理アドレスレジスタ５によってＴＬＢ４を参照
する。このとき、ＴＬＢヒット検出回路１１においてＴ
ＬＢヒットとなると、ＴＬＢ４の物理アドレスデータを
ＴＬＢ出力データレジスタ８に格納する。次に、プロセ
ッサ２の内部のファームウエアのＴＬＢマネージャプロ
グラムの動作によって、ＴＬＢヒットしたデータを基に
、ＴＬＢ４を使用せずに主記憶部１を索引して物理アド
レスを求め、その物理アドレスをＴＬＢ４に格納すると
ともに、ＴＬＢ格納データレジスタ９に格納し、物理ア
ドレスレジスタ６にもセットする。
きは、診断モードフリップフロップ（Ｆ／Ｆ）７を有効
にして論理アドレスレジスタ５によってＴＬＢ４を参照
する。このとき、ＴＬＢヒット検出回路１１においてＴ
ＬＢヒットとなると、ＴＬＢ４の物理アドレスデータを
ＴＬＢ出力データレジスタ８に格納する。次に、プロセ
ッサ２の内部のファームウエアのＴＬＢマネージャプロ
グラムの動作によって、ＴＬＢヒットしたデータを基に
、ＴＬＢ４を使用せずに主記憶部１を索引して物理アド
レスを求め、その物理アドレスをＴＬＢ４に格納すると
ともに、ＴＬＢ格納データレジスタ９に格納し、物理ア
ドレスレジスタ６にもセットする。
【００１１】次に、ＴＬＢ格納データレジスタ９の値と
ＴＬＢ出力データレジスタ８の値を比較回路１０で比較
し、それらが一致したときは、主記憶部１を索引してＴ
ＬＢ４に格納し、物理アドレスレジスタ６にセットした
物理アドレスの値に従ってシステムバス２を経由して主
記憶部１をアクセスし、次のプログラムの実行に移る。
ＴＬＢ出力データレジスタ８の値を比較回路１０で比較
し、それらが一致したときは、主記憶部１を索引してＴ
ＬＢ４に格納し、物理アドレスレジスタ６にセットした
物理アドレスの値に従ってシステムバス２を経由して主
記憶部１をアクセスし、次のプログラムの実行に移る。
【００１２】ＴＬＢ格納データレジスタ９の値とＴＬＢ
出力データレジスタ８の値が一致しないときは、すなわ
ち、ＴＬＢ４の内容が不正のときは、一致したときと同
様に、物理アドレスレジスタ６にセットした物理アドレ
スの値に従って主記憶部１をアクセスし、プログラムの
進行と同時に、比較したＴＬＢ格納データレジスタ９の
値とＴＬＢ出力データレジスタ８の値、およびそのとき
ＴＬＢ４を参照した論理アドレスレジスタ５の値とをデ
ータ格納メモリ１２にセットする。
出力データレジスタ８の値が一致しないときは、すなわ
ち、ＴＬＢ４の内容が不正のときは、一致したときと同
様に、物理アドレスレジスタ６にセットした物理アドレ
スの値に従って主記憶部１をアクセスし、プログラムの
進行と同時に、比較したＴＬＢ格納データレジスタ９の
値とＴＬＢ出力データレジスタ８の値、およびそのとき
ＴＬＢ４を参照した論理アドレスレジスタ５の値とをデ
ータ格納メモリ１２にセットする。
【００１３】このような動作を繰返えし、プログラムの
実行と共に、ＴＬＢヒットとなり、かつＴＬＢ格納デー
タレジスタ９の値とＴＬＢ出力データレジスタ８の値が
一致しないとき、ＴＬＢ格納データレジスタ９の値とＴ
ＬＢ出力データレジスタ８の値、および論理アドレスレ
ジスタ５の値をデータ格納メモリ１２に次々に格納する
。
実行と共に、ＴＬＢヒットとなり、かつＴＬＢ格納デー
タレジスタ９の値とＴＬＢ出力データレジスタ８の値が
一致しないとき、ＴＬＢ格納データレジスタ９の値とＴ
ＬＢ出力データレジスタ８の値、および論理アドレスレ
ジスタ５の値をデータ格納メモリ１２に次々に格納する
。
【００１４】なお、データ格納メモリ１２を有しないと
きは、比較回路１０でＴＬＢ格納データレジスタ９の値
とＴＬＢ出力データレジスタ８の値の不一致を検出する
のみである。
きは、比較回路１０でＴＬＢ格納データレジスタ９の値
とＴＬＢ出力データレジスタ８の値の不一致を検出する
のみである。
【００１５】このように構成することにより、ＴＬＢ４
の内容を実際に使用している論理アドレスで確認するこ
とができるため、ファームウエアにおけるプログラムミ
スによるＴＬＢの情報と主記憶部内のアドレス変換情報
との不一致や、パリティチェックによって検出できない
ＴＬＢ４のソフト的なエラーも検出できる。また、デー
タ格納メモリ１２を付加することにより、エラー発生の
度にプロセッサ２の動作を中断せずに、正しい物理アド
レスの値に従って主記憶部１をアクセスし、一連のプロ
グラムの動作が終了した時点でデータ格納メモリ１２を
参照することによってＴＬＢ４のデータ不正の有無を知
ることができるため、装置の評価等のプログラムを作に
進める作業と、ＴＬＢ書込み不正の解析作業とを並行し
て行うことができる。
の内容を実際に使用している論理アドレスで確認するこ
とができるため、ファームウエアにおけるプログラムミ
スによるＴＬＢの情報と主記憶部内のアドレス変換情報
との不一致や、パリティチェックによって検出できない
ＴＬＢ４のソフト的なエラーも検出できる。また、デー
タ格納メモリ１２を付加することにより、エラー発生の
度にプロセッサ２の動作を中断せずに、正しい物理アド
レスの値に従って主記憶部１をアクセスし、一連のプロ
グラムの動作が終了した時点でデータ格納メモリ１２を
参照することによってＴＬＢ４のデータ不正の有無を知
ることができるため、装置の評価等のプログラムを作に
進める作業と、ＴＬＢ書込み不正の解析作業とを並行し
て行うことができる。
【００１６】
【発明の効果】以上説明したように、本発明のアドレス
変換バッファ診断装置は、動作モードを通常モードと診
断モードとに切換えるモード切換部と、論理アドレスを
格納する論理アドレスレジスタと、論理アドレスを入力
して物理アドレスデータおよび物理アドレスデータの正
当性を判断するためのＴＬＢタグ部を出力し診断モード
の場合でＴＬＢヒットのときにそのＴＬＢヒットしたデ
ータを基に主記憶部を索引して求めた物理アドレスを格
納するアドレス変換バッファと、通常モードの場合アド
レス変換バッファからタグ部を入力して論理アドレスレ
ジスタの値の一部と比較してＴＬＢヒットを検出し診断
モードのときはアドレス変換バッファにヒットしてもア
ドレス変換バッファのヒット動作を行うように制御する
ＴＬＢヒット検出回路と、通常モードの場合でＴＬＢヒ
ットのときアドレス変換バッファから物理アドレスを入
力してそれを格納してシステムバスを経由して主記憶部
をアクセスし診断モードの場合でＴＬＢヒットのときに
ＴＬＢヒットしたデータを基に主記憶部を索引して求め
てアドレス変換バッファに格納した物理アドレスをセッ
トする物理アドレスレジスタと、診断モードの場合でＴ
ＬＢヒットのときに物理アドレスデータを格納するＴＬ
Ｂ出力データレジスタと、ＴＬＢヒットしたデータを基
に主記憶部を索引して求めた物理アドレスを格納するＴ
ＬＢ格納データレジスタと、診断モードのときにＴＬＢ
出力データレジスタおよびＴＬＢ格納データレジスタの
データを比較する比較回路とを設けることにより、ＴＬ
Ｂの内容を実際に使用している論理アドレスで確認する
ことができるため、ファームウエアにおけるプログラム
ミスによるＴＬＢの情報と主記憶部内のアドレス変換情
報との不一致や、パリティチェックによって検出できな
いＴＬＢのソフト的なエラーも検出できるという効果が
ある。
変換バッファ診断装置は、動作モードを通常モードと診
断モードとに切換えるモード切換部と、論理アドレスを
格納する論理アドレスレジスタと、論理アドレスを入力
して物理アドレスデータおよび物理アドレスデータの正
当性を判断するためのＴＬＢタグ部を出力し診断モード
の場合でＴＬＢヒットのときにそのＴＬＢヒットしたデ
ータを基に主記憶部を索引して求めた物理アドレスを格
納するアドレス変換バッファと、通常モードの場合アド
レス変換バッファからタグ部を入力して論理アドレスレ
ジスタの値の一部と比較してＴＬＢヒットを検出し診断
モードのときはアドレス変換バッファにヒットしてもア
ドレス変換バッファのヒット動作を行うように制御する
ＴＬＢヒット検出回路と、通常モードの場合でＴＬＢヒ
ットのときアドレス変換バッファから物理アドレスを入
力してそれを格納してシステムバスを経由して主記憶部
をアクセスし診断モードの場合でＴＬＢヒットのときに
ＴＬＢヒットしたデータを基に主記憶部を索引して求め
てアドレス変換バッファに格納した物理アドレスをセッ
トする物理アドレスレジスタと、診断モードの場合でＴ
ＬＢヒットのときに物理アドレスデータを格納するＴＬ
Ｂ出力データレジスタと、ＴＬＢヒットしたデータを基
に主記憶部を索引して求めた物理アドレスを格納するＴ
ＬＢ格納データレジスタと、診断モードのときにＴＬＢ
出力データレジスタおよびＴＬＢ格納データレジスタの
データを比較する比較回路とを設けることにより、ＴＬ
Ｂの内容を実際に使用している論理アドレスで確認する
ことができるため、ファームウエアにおけるプログラム
ミスによるＴＬＢの情報と主記憶部内のアドレス変換情
報との不一致や、パリティチェックによって検出できな
いＴＬＢのソフト的なエラーも検出できるという効果が
ある。
【図１】本発明の一実施例を示すブロック図である。
１ 主記憶部
２ システムバス
３ プロセッサ
４ アドレス変換バッファ（ＴＬＢ）５
論理アドレスレジスタ ６ 物理アドレスレジスタ６ ７ 診断モードフリップフロップ（Ｆ／Ｆ）８
ＴＬＢ出力データレジスタ ９ ＴＬＢ格納データレジスタ １０ 比較回路 １１ ＴＬＢヒット検出回路 １２ データ格納メモリ
論理アドレスレジスタ ６ 物理アドレスレジスタ６ ７ 診断モードフリップフロップ（Ｆ／Ｆ）８
ＴＬＢ出力データレジスタ ９ ＴＬＢ格納データレジスタ １０ 比較回路 １１ ＴＬＢヒット検出回路 １２ データ格納メモリ
Claims (1)
- 【請求項１】 主記憶部にシステムバスによって接続
されるプロセッサ内に設けられているアドレス変換バッ
ファを診断するためのアドレス変換バッファ診断装置で
あって、動作モードを通常モードと診断モードとに切換
えるモード切換部と、論理アドレスを格納する論理アド
レスレジスタと、前記論理アドレスを入力して物理アド
レスデータおよび前記物理アドレスデータの正当性を判
断するためのＴＬＢタグ部を出力し前記診断モードの場
合でＴＬＢヒットのときに前記ＴＬＢヒットしたデータ
を基に前記主記憶部を索引して求めた物理アドレスを格
納するアドレス変換バッファと、前記通常モードの場合
は前記アドレス変換バッファから前記ＴＬＢタグ部を入
力して前記論理アドレスレジスタの値の一部と比較して
ＴＬＢヒットを検出し前記診断モードの場合は前記アド
レス変換バッファにヒットしてもアドレス変換バッファ
のヒット動作を行うように制御するＴＬＢヒット検出回
路と、前記通常モードの場合で前記ＴＬＢヒットのとき
前記アドレス変換バッファから前記物理アドレスを入力
してそれを格納して前記システムバスを経由して前記主
記憶部をアクセスし前記診断モードの場合で前記ＴＬＢ
ヒットのときに前記ＴＬＢヒットしたデータを基に前記
主記憶部を索引して求めて前記アドレス変換バッファに
格納した前記物理アドレスをセットする物理アドレスレ
ジスタと、前記診断モードの場合で前記ＴＬＢヒットの
ときに前記物理アドレスデータを格納するＴＬＢ出力デ
ータレジスタと、前記ＴＬＢヒットしたデータを基に前
記主記憶部を索引して求めた物理アドレスを格納するＴ
ＬＢ格納データレジスタと、前記診断モードのときに前
記ＴＬＢ出力データレジスタおよび前記ＴＬＢ格納デー
タレジスタのデータを比較する比較回路とを備えること
を特徴とするアドレス変換バッファ診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111360A JPH04338847A (ja) | 1991-05-16 | 1991-05-16 | アドレス変換バッファ診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111360A JPH04338847A (ja) | 1991-05-16 | 1991-05-16 | アドレス変換バッファ診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04338847A true JPH04338847A (ja) | 1992-11-26 |
Family
ID=14559226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111360A Pending JPH04338847A (ja) | 1991-05-16 | 1991-05-16 | アドレス変換バッファ診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04338847A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012039169A1 (ja) * | 2010-09-22 | 2012-03-29 | 三菱重工業株式会社 | アドレス変換検査装置、中央処理演算装置、及びアドレス変換検査方法 |
| JP2013109392A (ja) * | 2011-11-17 | 2013-06-06 | Toyota Motor Corp | 情報処理装置およびメモリ管理装置の動作確認方法 |
-
1991
- 1991-05-16 JP JP3111360A patent/JPH04338847A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012039169A1 (ja) * | 2010-09-22 | 2012-03-29 | 三菱重工業株式会社 | アドレス変換検査装置、中央処理演算装置、及びアドレス変換検査方法 |
| JP2012068840A (ja) * | 2010-09-22 | 2012-04-05 | Mitsubishi Heavy Ind Ltd | アドレス変換検査装置、中央処理演算装置、及びアドレス変換検査方法 |
| US9009579B2 (en) | 2010-09-22 | 2015-04-14 | Mitsubishi Heavy Industries, Ltd. | Address translation checking device, central processing unit, and address translation checking method |
| JP2013109392A (ja) * | 2011-11-17 | 2013-06-06 | Toyota Motor Corp | 情報処理装置およびメモリ管理装置の動作確認方法 |
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