JP2878014B2 - Ｒａｍ試験方式 - Google Patents
Ｒａｍ試験方式Info
- Publication number
- JP2878014B2 JP2878014B2 JP4059435A JP5943592A JP2878014B2 JP 2878014 B2 JP2878014 B2 JP 2878014B2 JP 4059435 A JP4059435 A JP 4059435A JP 5943592 A JP5943592 A JP 5943592A JP 2878014 B2 JP2878014 B2 JP 2878014B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- test
- data
- mismatch
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭの試験方式に関
し、特に本体装置に内蔵されたＲＡＭの試験方式に関す
る。
し、特に本体装置に内蔵されたＲＡＭの試験方式に関す
る。
【０００２】
【従来の技術】従来、ＲＡＭの試験にはハードウェア診
断方式が採用され、スキャンパス方式によってデータの
書込み／読出しを行い、ＲＡＭの故障を検出していた。
断方式が採用され、スキャンパス方式によってデータの
書込み／読出しを行い、ＲＡＭの故障を検出していた。
【０００３】
【発明が解決しようとする課題】解決しようとする問題
は、ＲＡＭの試験において試験時間が長くかかり、装置
が停止している状態でしか試験できない点である。
は、ＲＡＭの試験において試験時間が長くかかり、装置
が停止している状態でしか試験できない点である。
【０００４】
【課題を解決するための手段】本発明は、試験の対象と
なるＲＡＭへの書込みデータを一次的に格納するための
書込みレジスタと、マイクロプログラムの指示に応答し
て前記書込みデータの値を前記ＲＡＭの全エントリに書
き込むための書込み手段と、前記ＲＡＭへの書込み動作
が完了した後に、前記ＲＡＭの全エントリの内容を順
次，読出すための読み出し手段と、前記ＲＡＭから読出
されたデータを前記書込みデータと照合し、照合結果か
ら不一致を検出したときに不一致検出フラグをセットす
るための比較検出手段とを備え、前記書込み手段で使用
されるマイクロプログラムは前記試験の対象となるＲＡ
ＭをＲＡＭ試験命令のオペランドで指定し、かつ、前記
ＲＡＭに書込むデータを前記ＲＡＭ試験命令のオペラン
ド，あるいはオペランドコードで指定するように構成さ
れている。前記比較検出手段は前記ＲＡＭから読出され
たデータと前記書込みデータとを相互に比較し、各ビッ
トの不一致を検出したときには不一致検出フラグをセッ
トするように構成されている。前記比較検出手段は前記
ＲＡＭから読出されたデータのパリティチェックを行
い、パリティエラーの検出により前記書込みデータとの
不一致を検出したならば不一致検出フラグをセットする
ように構成されている。前記不一致検出フラグのセット
時には、前記ＲＡＭの試験結果をコンディションコード
で報告するための第１の報告手段を備えて構成されてい
る。前記不一致検出フラグのセット時には、前記ＲＡＭ
の試験結果を内部でのマシンチェック割込みの発生によ
って報告するための第２の報告手段を備えて構成されて
いる。前記複数の試験対象のＲＡＭのうちの１つを指定
する情報が格納された第１の格納手段と、複数の試験パ
ターンが格納された第２の格納手段と、前記ＲＡＭ試験
命令の第１の情報フィールドの内容に応じて前記第１の
格納手段に格納された試験対象のＲＡＭを選択し、前記
ＲＡＭ試験命令の第２の情報フィールドの内容に応じて
前記第２の格納手段に格納された複数の試験パターンの
うちの１つを選択する選択手段とを含んで構成されてい
る。
なるＲＡＭへの書込みデータを一次的に格納するための
書込みレジスタと、マイクロプログラムの指示に応答し
て前記書込みデータの値を前記ＲＡＭの全エントリに書
き込むための書込み手段と、前記ＲＡＭへの書込み動作
が完了した後に、前記ＲＡＭの全エントリの内容を順
次，読出すための読み出し手段と、前記ＲＡＭから読出
されたデータを前記書込みデータと照合し、照合結果か
ら不一致を検出したときに不一致検出フラグをセットす
るための比較検出手段とを備え、前記書込み手段で使用
されるマイクロプログラムは前記試験の対象となるＲＡ
ＭをＲＡＭ試験命令のオペランドで指定し、かつ、前記
ＲＡＭに書込むデータを前記ＲＡＭ試験命令のオペラン
ド，あるいはオペランドコードで指定するように構成さ
れている。前記比較検出手段は前記ＲＡＭから読出され
たデータと前記書込みデータとを相互に比較し、各ビッ
トの不一致を検出したときには不一致検出フラグをセッ
トするように構成されている。前記比較検出手段は前記
ＲＡＭから読出されたデータのパリティチェックを行
い、パリティエラーの検出により前記書込みデータとの
不一致を検出したならば不一致検出フラグをセットする
ように構成されている。前記不一致検出フラグのセット
時には、前記ＲＡＭの試験結果をコンディションコード
で報告するための第１の報告手段を備えて構成されてい
る。前記不一致検出フラグのセット時には、前記ＲＡＭ
の試験結果を内部でのマシンチェック割込みの発生によ
って報告するための第２の報告手段を備えて構成されて
いる。前記複数の試験対象のＲＡＭのうちの１つを指定
する情報が格納された第１の格納手段と、複数の試験パ
ターンが格納された第２の格納手段と、前記ＲＡＭ試験
命令の第１の情報フィールドの内容に応じて前記第１の
格納手段に格納された試験対象のＲＡＭを選択し、前記
ＲＡＭ試験命令の第２の情報フィールドの内容に応じて
前記第２の格納手段に格納された複数の試験パターンの
うちの１つを選択する選択手段とを含んで構成されてい
る。
【０００５】
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は、本発明によるＲＡＭ試験方式で実行
した試験プログラムの概略を示すフローチャートであ
る。ステップ（１）では、試験環境を設定する。装置に
は複数のＲＡＭが存在するため、どのＲＡＭを試験する
のか、また、どのようなデータで試験をするのかを指定
する。ステップ（２）では、ＲＡＭ試験命令を実行す
る。
説明する。図１は、本発明によるＲＡＭ試験方式で実行
した試験プログラムの概略を示すフローチャートであ
る。ステップ（１）では、試験環境を設定する。装置に
は複数のＲＡＭが存在するため、どのＲＡＭを試験する
のか、また、どのようなデータで試験をするのかを指定
する。ステップ（２）では、ＲＡＭ試験命令を実行す
る。
【０００６】ステップ（３）では、ステップ（２）の結
果を判定する。ステップ（３）でＲＡＭの故障を検出し
たときには、ステップ（４）でＲＡＭに故障があったこ
とをＣＲＴ（ディスプレイ）やプリンタへメッセージを
出力し、保守員にＲＡＭの故障を通知する。ステップ
（５）では、未だ試験対象となるＲＡＭがあるか、また
は未だ試験データが残っているかを判定する。必要なら
ば、ステップ（６）で次のＲＡＭ試験，または次の試験
データの環境設定を行い、ステップ（２）から繰り返し
て処理を実行する。
果を判定する。ステップ（３）でＲＡＭの故障を検出し
たときには、ステップ（４）でＲＡＭに故障があったこ
とをＣＲＴ（ディスプレイ）やプリンタへメッセージを
出力し、保守員にＲＡＭの故障を通知する。ステップ
（５）では、未だ試験対象となるＲＡＭがあるか、また
は未だ試験データが残っているかを判定する。必要なら
ば、ステップ（６）で次のＲＡＭ試験，または次の試験
データの環境設定を行い、ステップ（２）から繰り返し
て処理を実行する。
【０００７】図２は、ＲＡＭ試験命令の命令語形式を示
す説明図である。命令語は４バイトで構成されていて、
ビット０〜７はオペレーションコードである。本実施例
では、オペレーションコードは８８（１６進）である。
命令語のビット８〜１１では、試験ＲＡＭと、試験デー
タを示す汎用レジスタのレジスタ番号ｒ1 を指定する。
以後、これをＧＲ（ｒ1 ）と記述する。
す説明図である。命令語は４バイトで構成されていて、
ビット０〜７はオペレーションコードである。本実施例
では、オペレーションコードは８８（１６進）である。
命令語のビット８〜１１では、試験ＲＡＭと、試験デー
タを示す汎用レジスタのレジスタ番号ｒ1 を指定する。
以後、これをＧＲ（ｒ1 ）と記述する。
【０００８】ＧＲ（ｒ1 ）は４バイトのレジスタであ
り、その値によって試験ＲＡＭを指定する。ＧＲ
（ｒ1 ）の値が００００００００のときにはＩキャッシ
ュを指定し、０００００００１のときにはＯキャッシュ
を指定し、０００００００２のときにはアドレス変換バ
ッファ（以後、ＴＬＢと記述する。）を指定して、００
０００００３のときには分岐ヒストリテーブル（分岐予
測用メモリ）を指定する。
り、その値によって試験ＲＡＭを指定する。ＧＲ
（ｒ1 ）の値が００００００００のときにはＩキャッシ
ュを指定し、０００００００１のときにはＯキャッシュ
を指定し、０００００００２のときにはアドレス変換バ
ッファ（以後、ＴＬＢと記述する。）を指定して、００
０００００３のときには分岐ヒストリテーブル（分岐予
測用メモリ）を指定する。
【０００９】ＧＲ（ｒ1 ＋1 ）は４バイトの汎用レジス
タであり、試験データを格納する。第１のモータにおい
て、ＧＲ（ｒ1 ＋1 ）のデータは直接，ＲＡＭに書込ま
れ、読出しチェックに使用される。また、第２のモード
でＧＲ（ｒ1 ＋1 ）の値は試験データを示すコードにな
っている。すなわち、ＧＲ（ｒ1 ＋1 ）の値が００００
００００のとき００……０００，０００００００１のと
き１１……１１１，０００００００３のとき３３……３
３３，０００００００ＡのときＡＡ……ＡＡＡ，０００
００００ＦのときＦＦ……ＦＦＦのデータをＲＡＭに書
込み、読出しチェックを行なう。
タであり、試験データを格納する。第１のモータにおい
て、ＧＲ（ｒ1 ＋1 ）のデータは直接，ＲＡＭに書込ま
れ、読出しチェックに使用される。また、第２のモード
でＧＲ（ｒ1 ＋1 ）の値は試験データを示すコードにな
っている。すなわち、ＧＲ（ｒ1 ＋1 ）の値が００００
００００のとき００……０００，０００００００１のと
き１１……１１１，０００００００３のとき３３……３
３３，０００００００ＡのときＡＡ……ＡＡＡ，０００
００００ＦのときＦＦ……ＦＦＦのデータをＲＡＭに書
込み、読出しチェックを行なう。
【００１０】上記第１のモードは、４バイトの整数倍の
幅をもったＲＡＭの試験をするのに適している。一方、
上記第２のモードは、４バイトの整数倍ではない幅をも
ったＲＡＭの試験をするのに適している。ＲＡＭ試験命
令の実行結果で、ＲＡＭの故障の有無を知ることができ
る。このとき、ＲＡＭ試験命令の実行結果によってコン
ディションコードを設定し、これによってＲＡＭの故障
を知ることもできる。例えば、コンディションコード
ＣＣ＝０のとき、ＲＡＭは正常，コンディションコード
ＣＣ＝２のとき、ＲＡＭに故障ありとすることができ
る。
幅をもったＲＡＭの試験をするのに適している。一方、
上記第２のモードは、４バイトの整数倍ではない幅をも
ったＲＡＭの試験をするのに適している。ＲＡＭ試験命
令の実行結果で、ＲＡＭの故障の有無を知ることができ
る。このとき、ＲＡＭ試験命令の実行結果によってコン
ディションコードを設定し、これによってＲＡＭの故障
を知ることもできる。例えば、コンディションコード
ＣＣ＝０のとき、ＲＡＭは正常，コンディションコード
ＣＣ＝２のとき、ＲＡＭに故障ありとすることができ
る。
【００１１】さらに、ＲＡＭ試験命令の実行により、内
部でマシンチェック割込みを発生させ、ＲＡＭの故障を
知らせることもできる。試験プログラムは内部でのマシ
ンチェック割込みを受付けることにより、ＲＡＭの故障
を知ることができる。また、障害が実際に発生すること
によりハードウェアログも採集されるため、ログの内容
を見ることにより故障の内容を詳細に知ることができ
る。さらに、故障チップ（ＬＳＩ）を自動的に指摘する
こともできる。その他、障害処理手段を動作させること
により、故障コンパートメントを自動的にデグレード
し、故障チップ（ＬＳＩ）を論理的に切離すこともでき
る。
部でマシンチェック割込みを発生させ、ＲＡＭの故障を
知らせることもできる。試験プログラムは内部でのマシ
ンチェック割込みを受付けることにより、ＲＡＭの故障
を知ることができる。また、障害が実際に発生すること
によりハードウェアログも採集されるため、ログの内容
を見ることにより故障の内容を詳細に知ることができ
る。さらに、故障チップ（ＬＳＩ）を自動的に指摘する
こともできる。その他、障害処理手段を動作させること
により、故障コンパートメントを自動的にデグレード
し、故障チップ（ＬＳＩ）を論理的に切離すこともでき
る。
【００１２】図３は、本発明によるＲＡＭ試験方式の第
１の実施例を示すブロック図である。図３において、１
０はＲＡＭ，２０は書込みレジスタ，３０は読出しレジ
スタ，４０はアドレスレジスタ，７０はタイミングレジ
スタ，５０は書込みフラグ，６０は読出しフラグ，１１
０は不一致検出フラグ，１００は加算器，９０は全ての
ビットが１であることを検出するオール１検出器，８０
は比較器である。
１の実施例を示すブロック図である。図３において、１
０はＲＡＭ，２０は書込みレジスタ，３０は読出しレジ
スタ，４０はアドレスレジスタ，７０はタイミングレジ
スタ，５０は書込みフラグ，６０は読出しフラグ，１１
０は不一致検出フラグ，１００は加算器，９０は全ての
ビットが１であることを検出するオール１検出器，８０
は比較器である。
【００１３】ＲＡＭ１０はＩキャッシュ，Ｏキャッシ
ュ，ＴＬＢ，分岐予測テーブル等のＲＡＭである。書込
みレジスタ２０は、ＲＡＭ１０へデータを書込むための
データを保持するレジスタである。読出しレジスタ３０
は、ＲＡＭ１０のデータを受け取るレジスタである。ア
ドレスレジスタ４０はＲＡＭ１０の書込みアドレス，お
よび読出しアドレスを与えるアドレスレジスタであり、
マイクロプログラムの指示によりクリアすることができ
る。
ュ，ＴＬＢ，分岐予測テーブル等のＲＡＭである。書込
みレジスタ２０は、ＲＡＭ１０へデータを書込むための
データを保持するレジスタである。読出しレジスタ３０
は、ＲＡＭ１０のデータを受け取るレジスタである。ア
ドレスレジスタ４０はＲＡＭ１０の書込みアドレス，お
よび読出しアドレスを与えるアドレスレジスタであり、
マイクロプログラムの指示によりクリアすることができ
る。
【００１４】書込みフラグ５０は、書込みレジスタ２０
のデータを、アドレスレジスタ４０の指定するＲＡＭ１
０のワードへ書き込むように指示するためのフラグであ
る。書込みフラグ５０はマイクロプログラムの指示でリ
セットされ、リセット状態のときにＲＡＭ１０への書込
みを指示する。読出しフラグ６０は、ＲＡＭ１０の読出
しチェック状態を示すフラグである。書込みフラグ５０
の指示によって、ＲＡＭ１０の全ワードに書込みレジス
タ２０のデータが書き込まれ、書込みが終わったときに
読出しフラグ６０はセットされる。一方、ＲＡＭ１０の
全ワードのデータの読出しチェックが終わると、読出し
フラグ６０はセットされる。一方、ＲＡＭ１０の全ワー
ドのデータの読出しチェックが終わると、読出しフラグ
６０はリセットされる。
のデータを、アドレスレジスタ４０の指定するＲＡＭ１
０のワードへ書き込むように指示するためのフラグであ
る。書込みフラグ５０はマイクロプログラムの指示でリ
セットされ、リセット状態のときにＲＡＭ１０への書込
みを指示する。読出しフラグ６０は、ＲＡＭ１０の読出
しチェック状態を示すフラグである。書込みフラグ５０
の指示によって、ＲＡＭ１０の全ワードに書込みレジス
タ２０のデータが書き込まれ、書込みが終わったときに
読出しフラグ６０はセットされる。一方、ＲＡＭ１０の
全ワードのデータの読出しチェックが終わると、読出し
フラグ６０はセットされる。一方、ＲＡＭ１０の全ワー
ドのデータの読出しチェックが終わると、読出しフラグ
６０はリセットされる。
【００１５】タイミングレジスタ７０は読出しフラグ６
０の値を一段受け、読出しチェックのタイミングを作り
出すためのレジスタである。比較器８０は書込みレジス
タ２０のデータと、読出しレジスタ３０のデータとを比
較する。不一致検出フラグ１１０は、ＲＡＭの読出しチ
ェックの際、書込みデータと読出しデータとの不一致を
検出したときにセットされるフラグである。書込みレジ
スタ２０のデータをＷＤ，読出しレジスタ３０のデータ
をＲＤ，タイミングレジスタ７０の信号読出しチェック
タイミングをＲＣとする。このとき、不一致検出フラグ
１１０のセット信号は、 ＲＣ・（ＷＤ≠ＲＤ） で与えられる。
０の値を一段受け、読出しチェックのタイミングを作り
出すためのレジスタである。比較器８０は書込みレジス
タ２０のデータと、読出しレジスタ３０のデータとを比
較する。不一致検出フラグ１１０は、ＲＡＭの読出しチ
ェックの際、書込みデータと読出しデータとの不一致を
検出したときにセットされるフラグである。書込みレジ
スタ２０のデータをＷＤ，読出しレジスタ３０のデータ
をＲＤ，タイミングレジスタ７０の信号読出しチェック
タイミングをＲＣとする。このとき、不一致検出フラグ
１１０のセット信号は、 ＲＣ・（ＷＤ≠ＲＤ） で与えられる。
【００１６】加算器１００は、アドレスレジスタ４０の
値を増分するための加算器である。書込みフラグ５０の
値が０のとき、または読出しフラグ６０の値が１のと
き、加算器１００はアドレスレジスタ４０の値を加算す
る。オール１検出器９０は、アドレスレジスタ４０の値
が最大値（全ビットが１）になったことを検出する。読
出フラグ６０のセットは、書込みフラグ５０の値をＷＴ
とすると、 〔ＷＴ〕・（アドレス レジスタ４０の全ビット値が
１） である。ここで、〔ＷＴ〕はＷＴの逆論理であり、０の
とき書込みを表す。
値を増分するための加算器である。書込みフラグ５０の
値が０のとき、または読出しフラグ６０の値が１のと
き、加算器１００はアドレスレジスタ４０の値を加算す
る。オール１検出器９０は、アドレスレジスタ４０の値
が最大値（全ビットが１）になったことを検出する。読
出フラグ６０のセットは、書込みフラグ５０の値をＷＴ
とすると、 〔ＷＴ〕・（アドレス レジスタ４０の全ビット値が
１） である。ここで、〔ＷＴ〕はＷＴの逆論理であり、０の
とき書込みを表す。
【００１７】不一致検出フラグ１１０は、マイクロプロ
グラムによって参照することが可能なフラグである。Ｒ
ＡＭ試験命令に対応するマイクロプログラムは、ＲＡＭ
試験の完了後、不一致フラグ１１０の値をテストして、
値が１のときにはＣＣ＝２，０のときにはＣＣ＝０をセ
ットする。不一致フラグ１１０は、内部でのマシンチェ
ックのイベント要因である。不一致フラグ１１０がセッ
トされると、一般のエラー検出フラグと同様に障害処理
手段が動作し、ログの採取，デグレード，エラーリセッ
ト，再試行および内部でのマシンチェック割込みが報告
される。
グラムによって参照することが可能なフラグである。Ｒ
ＡＭ試験命令に対応するマイクロプログラムは、ＲＡＭ
試験の完了後、不一致フラグ１１０の値をテストして、
値が１のときにはＣＣ＝２，０のときにはＣＣ＝０をセ
ットする。不一致フラグ１１０は、内部でのマシンチェ
ックのイベント要因である。不一致フラグ１１０がセッ
トされると、一般のエラー検出フラグと同様に障害処理
手段が動作し、ログの採取，デグレード，エラーリセッ
ト，再試行および内部でのマシンチェック割込みが報告
される。
【００１８】図４は、本発明によるＲＡＭ試験方式の第
２の実施例を示すブロック図である。図４では、図３の
比較器８０をパリティチェック回路８１に置き換えたも
のである。図４の書込みレジスタ２０，ＲＡＭ１０およ
び読出しレジスタ３０で取り扱うデータには、パリティ
を有するように構成されている。図４では、タイミング
レジスタ７０の読出しチェックタイミングＲＣで、読出
しレジスタ３０のパリティチェックを行なうことによ
り、ＲＡＭ１０の故障を検出できる。不一致フラグ１１
０のセット条件は ＲＣ・（読出しレジスタ３０のパリティエラー） によって与えられる。
２の実施例を示すブロック図である。図４では、図３の
比較器８０をパリティチェック回路８１に置き換えたも
のである。図４の書込みレジスタ２０，ＲＡＭ１０およ
び読出しレジスタ３０で取り扱うデータには、パリティ
を有するように構成されている。図４では、タイミング
レジスタ７０の読出しチェックタイミングＲＣで、読出
しレジスタ３０のパリティチェックを行なうことによ
り、ＲＡＭ１０の故障を検出できる。不一致フラグ１１
０のセット条件は ＲＣ・（読出しレジスタ３０のパリティエラー） によって与えられる。
【００１９】図５，図６および図７は、ＲＡＭ試験命令
に対応するマイクロプログラムの処理を示すフローチャ
ートである。ステップ（１）では、汎用レジスタＧＲ
（ｒ1 ）の値を読出し、ステップ（２）〜（４）では試
験対象となるＲＡＭを判別する。ステップ（５）〜
（８）では、試験の対象となるＲＡＭ１０の書込みレジ
スタ２０に汎用レジスタＧＲ（ｒ1＋1 ）のデータをセ
ットする。ステップ（１）〜（８）は、マイクロプログ
ラムの第１のオペレーションモードである。ステップ
（９）〜（２６）は、マイクロプログラムの第２のオペ
レーションモードである。ステップ（９）ではＧＲ（ｒ
1 ＋1 ）の内容を読出し、ステップ（１０）〜（１３）
では試験コードを判別し、ステップ（１４）〜（１８）
では試験データを生成する。ステップ（１９）ではＧＲ
（ｒ1 ）の内容を読出し、ステップ（２０）〜（２２）
では試験の対象となるＲＡＭを判別し、ステップ（２
３）〜（２６）では試験の対象となるＲＡＭの書込みレ
ジスタ２０に試験データをセットする。
に対応するマイクロプログラムの処理を示すフローチャ
ートである。ステップ（１）では、汎用レジスタＧＲ
（ｒ1 ）の値を読出し、ステップ（２）〜（４）では試
験対象となるＲＡＭを判別する。ステップ（５）〜
（８）では、試験の対象となるＲＡＭ１０の書込みレジ
スタ２０に汎用レジスタＧＲ（ｒ1＋1 ）のデータをセ
ットする。ステップ（１）〜（８）は、マイクロプログ
ラムの第１のオペレーションモードである。ステップ
（９）〜（２６）は、マイクロプログラムの第２のオペ
レーションモードである。ステップ（９）ではＧＲ（ｒ
1 ＋1 ）の内容を読出し、ステップ（１０）〜（１３）
では試験コードを判別し、ステップ（１４）〜（１８）
では試験データを生成する。ステップ（１９）ではＧＲ
（ｒ1 ）の内容を読出し、ステップ（２０）〜（２２）
では試験の対象となるＲＡＭを判別し、ステップ（２
３）〜（２６）では試験の対象となるＲＡＭの書込みレ
ジスタ２０に試験データをセットする。
【００２０】ステップ（２７）からは、第１および第２
のオペレーションモードの動作は共通となる。ステップ
（２７）ではアドレスレジスタ４０の内容をクリアし、
書込みフラグ５０をリセットする。ステップ（２８）で
は、ＲＡＭの書込み・読出しチェックの待ち合わせを行
なう。ＲＡＭの故障によってコンディションコードをセ
ットする動作では、不一致フラグ１１０がセットされる
だけであるが、マシン割込みのときには障害処理動作が
起動される。前者では、ステップ（２９）で不一致フラ
グ１１０の値を判定し、値が０のときにはステップ３０
に進む。ステップ（３０）では、コンディションコード
を０にセットする。一方、不一致フラグ１１０の値が１
のときには、ステップ（３１）でコンディションコード
を２にセットする。
のオペレーションモードの動作は共通となる。ステップ
（２７）ではアドレスレジスタ４０の内容をクリアし、
書込みフラグ５０をリセットする。ステップ（２８）で
は、ＲＡＭの書込み・読出しチェックの待ち合わせを行
なう。ＲＡＭの故障によってコンディションコードをセ
ットする動作では、不一致フラグ１１０がセットされる
だけであるが、マシン割込みのときには障害処理動作が
起動される。前者では、ステップ（２９）で不一致フラ
グ１１０の値を判定し、値が０のときにはステップ３０
に進む。ステップ（３０）では、コンディションコード
を０にセットする。一方、不一致フラグ１１０の値が１
のときには、ステップ（３１）でコンディションコード
を２にセットする。
【００２１】図８は、本発明の第１あるいは第２の実施
例の動作を説明するタイムチャートである。時刻ｔ
0 で、マイクロプログラムの指示により書込みフラグ５
０がリセットされる。時刻ｔ1 から順次、書込みレジス
タ２０のデータがＲＡＭ１０へ書き込まれていく。時刻
ｔ7 でＲＡＭ１０の全エントリへの書込みが完了する
と、読出しフラグ６０がセットされ、書込みフラグ５０
もセットされる。時刻ｔ8 から後には、ＲＡＭ１０から
読出されたデータを読出しレジスタ７０の出力信号によ
ってチェックする。例えば、ＲＡＭ１０のワード０のデ
ータで故障が検出したとすると、時刻ｔ9 で不一致フラ
グ１１０がセットされる。
例の動作を説明するタイムチャートである。時刻ｔ
0 で、マイクロプログラムの指示により書込みフラグ５
０がリセットされる。時刻ｔ1 から順次、書込みレジス
タ２０のデータがＲＡＭ１０へ書き込まれていく。時刻
ｔ7 でＲＡＭ１０の全エントリへの書込みが完了する
と、読出しフラグ６０がセットされ、書込みフラグ５０
もセットされる。時刻ｔ8 から後には、ＲＡＭ１０から
読出されたデータを読出しレジスタ７０の出力信号によ
ってチェックする。例えば、ＲＡＭ１０のワード０のデ
ータで故障が検出したとすると、時刻ｔ9 で不一致フラ
グ１１０がセットされる。
【００２２】
【発明の効果】以上説明したように本発明は、ＲＡＭ試
験命令によって一般の機能試験と同じレベルでＲＡＭの
試験を行なうことにより、システム運用前のハードウェ
アテストで、機能試験と同じレベルで自動的に装置のＲ
ＡＭ故障を高速で検出できる利点がある。
験命令によって一般の機能試験と同じレベルでＲＡＭの
試験を行なうことにより、システム運用前のハードウェ
アテストで、機能試験と同じレベルで自動的に装置のＲ
ＡＭ故障を高速で検出できる利点がある。
【図１】本発明によるＲＡＭ試験方式で実行した試験プ
ログラムの概略を示すフローチャートである。
ログラムの概略を示すフローチャートである。
【図２】ＲＡＭ試験命令の命令語形式を示す説明図であ
る。
る。
【図３】本発明によるＲＡＭ試験方式の第１の実施例を
示すブロック図である。
示すブロック図である。
【図４】本発明によるＲＡＭ試験方式の第２の実施例を
示すブロック図である。
示すブロック図である。
【図５】ＲＡＭ試験命令に対応するマイクロプログラム
の処理を示すフローチャート（１）である。
の処理を示すフローチャート（１）である。
【図６】ＲＡＭ試験命令に対応するマイクロプログラム
の処理を示すフローチャート（２）である。
の処理を示すフローチャート（２）である。
【図７】ＲＡＭ試験命令に対応するマイクロプログラム
の処理を示すフローチャート（３）である。
の処理を示すフローチャート（３）である。
【図８】本発明の第１あるいは第２の実施例の動作を説
明するタイムチャートである。
明するタイムチャートである。
１０ ＲＡＭ ２０ 書込みレジスタ ３０ 読出しレジスタ ４０ アドレスレジスタ ５０ 書込みフラグ ６０ 読出しフラグ ７０ タイミングレジスタ ８０ 比較器 ９０ オール１検出器 １００ 加算器 １１０ 不一致検出フラグ ８１ パリティエラー検出器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−1253（ＪＰ，Ａ) 特開 平２−266450（ＪＰ，Ａ) 特開 平３−171350（ＪＰ，Ａ) 特開 昭63−136242（ＪＰ，Ａ) 特開 昭60−69760（ＪＰ，Ａ) 特開 平３−252840（ＪＰ，Ａ) 特表 平３−500099（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 G06F 12/16 330 G11C 29/00
Claims (6)
- 【請求項１】 試験の対象となるＲＡＭへの書込みデー
タを一次的に格納するための書込みレジスタと、 マイクロプログラムの指示に応答して前記書込みデータ
の値を前記ＲＡＭの全エントリに書き込むための書込み
手段と、 前記ＲＡＭへの書込み動作が完了した後に、前記ＲＡＭ
の全エントリの内容を順次，読出すための読み出し手段
と、 前記ＲＡＭから読出されたデータを前記書込みデータと
照合し、照合結果から不一致を検出したときに不一致検
出フラグをセットするための比較検出手段とを備え、 前記書込み手段で使用されるマイクロプログラムは前記
試験の対象となるＲＡＭをＲＡＭ試験命令のオペランド
で指定し、かつ、前記ＲＡＭに書込むデータを前記ＲＡ
Ｍ試験命令のオペランド，あるいはオペランドコードで
指定するように構成したことを特徴とする ＲＡＭ試験方
式。 - 【請求項２】 前記比較検出手段は前記ＲＡＭから読出
されたデータと前記書込みデータとを相互に比較し、各
ビットの不一致を検出したときには不一致検出フラグを
セットするように構成した請求項１記載のＲＡＭ試験方
式。 - 【請求項３】 前記比較検出手段は前記ＲＡＭから読出
されたデータのパリティチェックを行い、パリティエラ
ーの検出により前記書込みデータとの不一致を検出した
ならば不一致検出フラグをセットするように構成した請
求項１記載のＲＡＭ試験方式。 - 【請求項４】 前記不一致検出フラグのセット時には、
前記ＲＡＭの試験結果をコンディションコードで報告す
るための第１の報告手段を備えた請求項２記載あるいは
請求項３記載のＲＡＭ試験方式。 - 【請求項５】 前記不一致検出フラグのセット時には、
前記ＲＡＭの試験結果を内部でのマシンチェック割込み
の発生によって報告するための第２の報告手段を備えた
請求項２あるいは請求項３記載のＲＡＭ試験方式。 - 【請求項６】 前記複数の試験対象のＲＡＭのうちの１
つを指定する情報が格納された第１の格納手段と、 複数の試験パターンが格納された第２の格納手段と、 前記ＲＡＭ試験命令の第１の情報フィールドの内容に応
じて前記第１の格納手段に格納された試験対象のＲＡＭ
を選択し、前記ＲＡＭ試験命令の第２の情報フィールド
の内容に応じて前記第２の格納手段に格納された複数の
試験パターンのうちの１つを選択する選択手段と、 を含むことを特徴とする 請求項１記載のＲＡＭ試験方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059435A JP2878014B2 (ja) | 1992-02-13 | 1992-02-13 | Ｒａｍ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059435A JP2878014B2 (ja) | 1992-02-13 | 1992-02-13 | Ｒａｍ試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225800A JPH05225800A (ja) | 1993-09-03 |
| JP2878014B2 true JP2878014B2 (ja) | 1999-04-05 |
Family
ID=13113198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059435A Expired - Fee Related JP2878014B2 (ja) | 1992-02-13 | 1992-02-13 | Ｒａｍ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878014B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5640369B2 (ja) * | 2009-12-16 | 2014-12-17 | 日産自動車株式会社 | 故障診断装置 |
-
1992
- 1992-02-13 JP JP4059435A patent/JP2878014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05225800A (ja) | 1993-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5936358B2 (ja) | 半導体記憶装置に於ける予防的保守を計画的に行なう方法 | |
| JP2878014B2 (ja) | Ｒａｍ試験方式 | |
| US6229743B1 (en) | Method of a reassign block processing time determination test for storage device | |
| JP3342039B2 (ja) | ファイルを管理する処理装置 | |
| JP3315266B2 (ja) | 自己診断状況表示方式 | |
| EP0652568A1 (en) | Memory card tester | |
| JP3326546B2 (ja) | コンピュータシステムの故障検知方法 | |
| JPS59183443A (ja) | デバツグ装置 | |
| JPH04115339A (ja) | メモリエラー処理システム | |
| JP2002215471A (ja) | メモリポート、記憶装置、情報処理システム | |
| JPH05108385A (ja) | エラー訂正回路診断方式 | |
| JPH0793225A (ja) | メモリチェック方式 | |
| JPS6250858B2 (ja) | ||
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
| JP2000200199A (ja) | 情報処理装置および情報処理装置における初期化方法と再試行方法 | |
| JPS62180440A (ja) | 記憶領域テスト方式 | |
| JPH04236644A (ja) | キャッシュメモリ診断方式 | |
| JPH05289946A (ja) | メモリ制御方式 | |
| JPS6159696A (ja) | 制御メモリ修復方式 | |
| JPH04338847A (ja) | アドレス変換バッファ診断装置 | |
| JPH03130835A (ja) | 情報処理装置の再立ち上げ装置 | |
| JPH0520115A (ja) | 情報処理装置の擬似障害試験方式 | |
| JPS6020247A (ja) | 障害検出装置 | |
| JPH02178862A (ja) | 情報処理装置 | |
| JPS63118953A (ja) | パリテイ異常検出方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |