JPH04236644A - キャッシュメモリ診断方式 - Google Patents
キャッシュメモリ診断方式Info
- Publication number
- JPH04236644A JPH04236644A JP3016951A JP1695191A JPH04236644A JP H04236644 A JPH04236644 A JP H04236644A JP 3016951 A JP3016951 A JP 3016951A JP 1695191 A JP1695191 A JP 1695191A JP H04236644 A JPH04236644 A JP H04236644A
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- JP
- Japan
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- memory
- cache
- data
- cache memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000002405 diagnostic procedure Methods 0.000 claims description 10
- 238000013500 data storage Methods 0.000 abstract description 10
- 230000006870 function Effects 0.000 description 5
- 238000003745 diagnosis Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
診断方式に関し、特に、プロセッサ内キャッシュメモリ
の診断方式に関する。
診断方式に関し、特に、プロセッサ内キャッシュメモリ
の診断方式に関する。
【０００２】
【従来の技術】この種のキャッシュメモリ診断方式によ
り、システムのハードウェア等の故障が検出される。こ
のようなキャッシュメモリ診断方式は、システム立ち上
げ時に、キャッシュメモリライトリード試験を行い、運
用中は、キャッシュリード時に、パリティチェックを行
うというものである。
り、システムのハードウェア等の故障が検出される。こ
のようなキャッシュメモリ診断方式は、システム立ち上
げ時に、キャッシュメモリライトリード試験を行い、運
用中は、キャッシュリード時に、パリティチェックを行
うというものである。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ診断方式は、立ち上げ時のライトリード試験
及び運用中のパリティチェックを行っているので、固定
的なハードウェアの故障は検出できる。しかし、従来の
キャッシュメモリ診断方式には、ファームウェアもしく
はハードウェアによるアドレスアレイや有効ビットの制
御不具合によるキャッシュメモリ内データおよび有効ビ
ットの不正を検出できないという欠点がある。
シュメモリ診断方式は、立ち上げ時のライトリード試験
及び運用中のパリティチェックを行っているので、固定
的なハードウェアの故障は検出できる。しかし、従来の
キャッシュメモリ診断方式には、ファームウェアもしく
はハードウェアによるアドレスアレイや有効ビットの制
御不具合によるキャッシュメモリ内データおよび有効ビ
ットの不正を検出できないという欠点がある。
【０００４】本発明の目的は、このような欠点を除去し
、キャッシュメモリ内データおよび有効ビットの不正を
検出できるキャッシュメモリ診断方式を提供することに
ある。
、キャッシュメモリ内データおよび有効ビットの不正を
検出できるキャッシュメモリ診断方式を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は、主記憶部から
のデータを格納するキャッシュメモリを備えるキャッシ
ュメモリ診断方式において、主記憶部からのデータ、ア
ドレスおよびコマンドを格納し、主記憶部とキャッシュ
メモリのインタフェイスであるレジスタ部と、キャッシ
ュメモリから読み出したデータを格納する記憶部と、キ
ャッシュメモリの通常モードと診断モードとを切り換え
る切り換え部と、切り換え部が診断モードのときに、キ
ャッシュメモリのキャッシュヒットを検出し、検出した
キャッシュヒットをノーヒットにする検出部と、検出部
がキャッシュヒットをノーヒットにしたときに、レジス
タ部を制御して主記憶回路から正しいデータを読み出す
制御部と、切り換え部が診断モードのときに、第１の記
憶部のデータとレジスタ部のデータを比較してキャッシ
ュメモリのエラー検出する比較部とを有することを特徴
としている。
のデータを格納するキャッシュメモリを備えるキャッシ
ュメモリ診断方式において、主記憶部からのデータ、ア
ドレスおよびコマンドを格納し、主記憶部とキャッシュ
メモリのインタフェイスであるレジスタ部と、キャッシ
ュメモリから読み出したデータを格納する記憶部と、キ
ャッシュメモリの通常モードと診断モードとを切り換え
る切り換え部と、切り換え部が診断モードのときに、キ
ャッシュメモリのキャッシュヒットを検出し、検出した
キャッシュヒットをノーヒットにする検出部と、検出部
がキャッシュヒットをノーヒットにしたときに、レジス
タ部を制御して主記憶回路から正しいデータを読み出す
制御部と、切り換え部が診断モードのときに、第１の記
憶部のデータとレジスタ部のデータを比較してキャッシ
ュメモリのエラー検出する比較部とを有することを特徴
としている。
【０００６】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００７】図１は、本発明の一実施例を示すブロック
図である。図１のキャッシュメモリ診断方式主記憶回路
１と、システムバス２と、プロセッサ３とを備えている
。
図である。図１のキャッシュメモリ診断方式主記憶回路
１と、システムバス２と、プロセッサ３とを備えている
。
【０００８】また、プロセッサ３は、キャッシュメモリ
４と、メモリアドレスレジスタ５と、メモリデータレジ
スタ６と、メモリコマンドレジスタ７と、コマンド制御
回路８と、診断モードＦ／Ｆ（フリップフロップ）９と
、キャッシュデータレジスタ１０と、比較回路１１と、
キャッシュヒット検出回路１２と、データ格納メモリ１
３とを備えている。
４と、メモリアドレスレジスタ５と、メモリデータレジ
スタ６と、メモリコマンドレジスタ７と、コマンド制御
回路８と、診断モードＦ／Ｆ（フリップフロップ）９と
、キャッシュデータレジスタ１０と、比較回路１１と、
キャッシュヒット検出回路１２と、データ格納メモリ１
３とを備えている。
【０００９】このようなキャッシュメモリ診断方式の主
記憶回路１は、データを記憶する。
記憶回路１は、データを記憶する。
【００１０】システムバス２は、主記憶回路１とプロセ
ッサ３とを接続する。
ッサ３とを接続する。
【００１１】プロセッサ３のキャッシュメモリ４は、ア
ドレスアレイ部とデータアレイ部とにより構成される。
ドレスアレイ部とデータアレイ部とにより構成される。
【００１２】メモリアドレスレジスタ５は、主記憶回路
１とのインタフェイスとなり、アドレスを格納するため
のものである。
１とのインタフェイスとなり、アドレスを格納するため
のものである。
【００１３】メモリデータレジスタ６は、主記憶回路１
とのインタフェイスとなり、データを格納するためのも
のである。
とのインタフェイスとなり、データを格納するためのも
のである。
【００１４】メモリコマンドレジスタ７は、主記憶回路
２とのインタフェイスとなり、コマンドを格納するため
のものである。
２とのインタフェイスとなり、コマンドを格納するため
のものである。
【００１５】コマンド制御回路８は、キャッシュノーヒ
ット時、主記憶回路１から正しいデータを読み出す機能
を備えている。
ット時、主記憶回路１から正しいデータを読み出す機能
を備えている。
【００１６】診断モードＦ／Ｆ９は、通常モードと診断
モードとを切り換える。
モードとを切り換える。
【００１７】キャッシュデータレジスタ１０は、キャッ
シュメモリ４からのキャッシュ読み出しデータを格納す
る。
シュメモリ４からのキャッシュ読み出しデータを格納す
る。
【００１８】キャッシュヒット検出回路１２は、診断モ
ードの場合に、主記憶回路１から読み出すとき、キャッ
シュヒットであってもキャッシュノーヒットにする機能
をもつ。
ードの場合に、主記憶回路１から読み出すとき、キャッ
シュヒットであってもキャッシュノーヒットにする機能
をもつ。
【００１９】比較回路１１は、診断モードの場合に、主
記憶回路１から読み出すとき、メモリデータレジスタ６
の値とキャッシュデータレジスタ１０との値を比較する
。
記憶回路１から読み出すとき、メモリデータレジスタ６
の値とキャッシュデータレジスタ１０との値を比較する
。
【００２０】データ格納メモリ１３は、比較回路１１の
比較結果が不一致になったとき、キャッシュデータレジ
スタ１０、メモリアドレスレジスタ５およびメモリデー
タレジスタ６の値を、逐次、格納する。
比較結果が不一致になったとき、キャッシュデータレジ
スタ１０、メモリアドレスレジスタ５およびメモリデー
タレジスタ６の値を、逐次、格納する。
【００２１】次に、本実施例の動作について説明する。
【００２２】通常モード時の主記憶回路１の読み出しは
、次のようにして行われる。メモリアドレスレジスタ５
の入力データがキャッシュメモリ４のアドレスアレイ部
に接続されていて、キャッシュメモリ４のアドレスアレ
イ部出力がキャッシュヒット検出回路１２によりメモリ
アドレスレジスタ５の入力データと比較される。その結
果、キャッシュヒットであれば主記憶回路１へのアクセ
スは中止され、キャッシュメモリ４のデータアレイ部出
力の値を主記憶読み出しデータとして使用する。
、次のようにして行われる。メモリアドレスレジスタ５
の入力データがキャッシュメモリ４のアドレスアレイ部
に接続されていて、キャッシュメモリ４のアドレスアレ
イ部出力がキャッシュヒット検出回路１２によりメモリ
アドレスレジスタ５の入力データと比較される。その結
果、キャッシュヒットであれば主記憶回路１へのアクセ
スは中止され、キャッシュメモリ４のデータアレイ部出
力の値を主記憶読み出しデータとして使用する。
【００２３】診断モード時の主記憶回路１の読み出しは
、次のようにして行われる。診断モードＦ／Ｆ９を有効
にして、通常モードの場合と同様に、メモリアドレスレ
ジスタ５の入力データを元に、キャッシュメモリ１のキ
ャッシュアドレスアレイ部を索引する。キャッシュヒッ
ト検出回路１２およびコマンド制御回路８の制御により
、キャッシュヒットの場合であっても、キャッシュノー
ヒットの場合と同様に、メモリアドレスレジスタ５とメ
モリコマンドレジスタ７により、主記憶読み出し動作を
行い、メモリデータレジスタ６を経由してキャッシュメ
モリ４に対してデータの格納を行う。
、次のようにして行われる。診断モードＦ／Ｆ９を有効
にして、通常モードの場合と同様に、メモリアドレスレ
ジスタ５の入力データを元に、キャッシュメモリ１のキ
ャッシュアドレスアレイ部を索引する。キャッシュヒッ
ト検出回路１２およびコマンド制御回路８の制御により
、キャッシュヒットの場合であっても、キャッシュノー
ヒットの場合と同様に、メモリアドレスレジスタ５とメ
モリコマンドレジスタ７により、主記憶読み出し動作を
行い、メモリデータレジスタ６を経由してキャッシュメ
モリ４に対してデータの格納を行う。
【００２４】一方、キャッシュメモリ４に登録されてい
た値は、あらかじめキャッシュデータレジスタ１０に格
納される。メモリデータレジスタ６の値とキャッシュデ
ータレジスタ１０の値とを比較回路１１で比較して、キ
ャッシュメモリ４内のエラーを検出する。
た値は、あらかじめキャッシュデータレジスタ１０に格
納される。メモリデータレジスタ６の値とキャッシュデ
ータレジスタ１０の値とを比較回路１１で比較して、キ
ャッシュメモリ４内のエラーを検出する。
【００２５】さらに、データ格納メモリ１３が付加され
ているシステムにおいては、比較回路１１で不一致の場
合に、キャッシュデータレジスタ１０の値とメモリデー
タレジスタ６の値とメモリアドレスレジスタ５の値とが
、逐次、データ格納メモリ１３に格納される。
ているシステムにおいては、比較回路１１で不一致の場
合に、キャッシュデータレジスタ１０の値とメモリデー
タレジスタ６の値とメモリアドレスレジスタ５の値とが
、逐次、データ格納メモリ１３に格納される。
【００２６】このようにして、プログラムの実行と共に
、以上の動作が繰り返され、主記憶読み出し時にキャッ
シュヒットしたにもかかわらず、キャッシュメモリ４の
内容が主記憶と異なる場合は、データ格納メモリ１３に
次々に格納してゆく。そして、データ格納メモリを付加
することにより、エラー発生毎にプロセッサの動作を中
断することなくプログラムを実行させ、プログラム終了
時にキャッシュメモリ内のデータ不正の有無の確認をデ
ータ格納メモリを参照することでできるため、装置の評
価時等プログラムを共に進める作業と、キャッシュメモ
リ制御不正の解析作業とが平行して行うことできる。
、以上の動作が繰り返され、主記憶読み出し時にキャッ
シュヒットしたにもかかわらず、キャッシュメモリ４の
内容が主記憶と異なる場合は、データ格納メモリ１３に
次々に格納してゆく。そして、データ格納メモリを付加
することにより、エラー発生毎にプロセッサの動作を中
断することなくプログラムを実行させ、プログラム終了
時にキャッシュメモリ内のデータ不正の有無の確認をデ
ータ格納メモリを参照することでできるため、装置の評
価時等プログラムを共に進める作業と、キャッシュメモ
リ制御不正の解析作業とが平行して行うことできる。
【００２７】このように、本実施例は、主記憶と、プロ
セッサ内に、アドレスアレイおよびデータアレイにより
構成されるキャッシュメモリと、主記憶とのインタフェ
イスとなりアドレスを格納するためのメモリアドレスレ
ジスタと、データを格納するためのメモリデータレジス
タと、コマンドを格納するためのメモリコマンドレジス
タと、キャッシュノーヒット時、主記憶より正しいデー
タを読み出す機能を備えたコマンド制御回路とをもつ情
報処理装置において、通常モードと診断モードとを切り
換える手段と、キャッシュ読み出しデータを格納する記
憶手段と、診断モードでの主記憶読み出し時、メモリデ
ータレジスタの値と第１の記憶手段の値とを比較するた
めの比較手段と、診断モードでの主記憶読み出し時、キ
ャッシュヒットであってもキャッシュノーヒットとする
機能をもつキャッシュヒット検出手段を有し、診断モー
ド時に、メモリアドレスレジスタとメモリコマンドレジ
スタによりアクセスする主記憶読み出しでキャッシュヒ
ットした場合に、キャッシュノーヒットの場合と同様に
、主記憶より、メモリデータレジスタを経由して、キャ
ッシュメモリに対してデータ格納処理を行い、すでにキ
ャッシュメモリに登録されていた該当データをあらかじ
め第１の記憶手段に格納してメモリデータレジスタの値
と第１の記憶手段の値とを比較手段を用いて比較するこ
とにより、前記キャッシュメモリ内のエラーを検出する
。
セッサ内に、アドレスアレイおよびデータアレイにより
構成されるキャッシュメモリと、主記憶とのインタフェ
イスとなりアドレスを格納するためのメモリアドレスレ
ジスタと、データを格納するためのメモリデータレジス
タと、コマンドを格納するためのメモリコマンドレジス
タと、キャッシュノーヒット時、主記憶より正しいデー
タを読み出す機能を備えたコマンド制御回路とをもつ情
報処理装置において、通常モードと診断モードとを切り
換える手段と、キャッシュ読み出しデータを格納する記
憶手段と、診断モードでの主記憶読み出し時、メモリデ
ータレジスタの値と第１の記憶手段の値とを比較するた
めの比較手段と、診断モードでの主記憶読み出し時、キ
ャッシュヒットであってもキャッシュノーヒットとする
機能をもつキャッシュヒット検出手段を有し、診断モー
ド時に、メモリアドレスレジスタとメモリコマンドレジ
スタによりアクセスする主記憶読み出しでキャッシュヒ
ットした場合に、キャッシュノーヒットの場合と同様に
、主記憶より、メモリデータレジスタを経由して、キャ
ッシュメモリに対してデータ格納処理を行い、すでにキ
ャッシュメモリに登録されていた該当データをあらかじ
め第１の記憶手段に格納してメモリデータレジスタの値
と第１の記憶手段の値とを比較手段を用いて比較するこ
とにより、前記キャッシュメモリ内のエラーを検出する
。
【００２８】また、このような本実施例では、比較手段
での比較不一致の場合に、第１の記憶手段とメモリデー
タレジスタとメモリアドレスレジスタの値とを逐次格納
する第２の記憶手段を付加し、比較不一致時に、プロセ
ッサを止めることなく、プログラム終了時点で比較結果
を読み出すことにより、キャッシュメモリのエラー情報
を参照できる。
での比較不一致の場合に、第１の記憶手段とメモリデー
タレジスタとメモリアドレスレジスタの値とを逐次格納
する第２の記憶手段を付加し、比較不一致時に、プロセ
ッサを止めることなく、プログラム終了時点で比較結果
を読み出すことにより、キャッシュメモリのエラー情報
を参照できる。
【００２９】すなわち、本実施例は、通常モードと診断
モードとを切り換える手段と、キャッシュ読み出しデー
タを格納する第１の記憶手段と、診断モードで主記憶読
み出し時、メモリデータレジスタの値と第１の記憶手段
の値とを比較するための比較手段と、診断モードでの主
記憶読み出し時、キャッシュヒットであってもキャッシ
ュノーヒットとする機能をもつキャッシュヒット検出手
段と、キャッシュノーヒット時の比較手段での比較不一
致の場合に、第１の記憶手段とメモリデータレジスタと
メモリアドレスレジスタの値とを逐次格納する第２の記
憶手段を用いて診断モード時の主記憶読み出しでキャッ
シュヒットした場合に、キャッシュノーヒットの場合と
同様に主記憶よりメモリデータレジスタを経由してキャ
ッシュメモリに対してデータ格納処理を行い、すでにキ
ャッシュメモリに登録されていたデータをあらかじめ第
１の記憶手段に格納して、メモリデータレジスタの値と
第１の記憶手段の値とを比較手段を用いて比較すること
により、キャッシュメモリ内のエラーを検出し、さらに
比較不一致時にプロセッサを止めることなく第２の記憶
手段に格納し、プログラム終了時点で比較結果を第２の
記憶手段より読み出すことでキャッシュエラー情報を参
照できる。
モードとを切り換える手段と、キャッシュ読み出しデー
タを格納する第１の記憶手段と、診断モードで主記憶読
み出し時、メモリデータレジスタの値と第１の記憶手段
の値とを比較するための比較手段と、診断モードでの主
記憶読み出し時、キャッシュヒットであってもキャッシ
ュノーヒットとする機能をもつキャッシュヒット検出手
段と、キャッシュノーヒット時の比較手段での比較不一
致の場合に、第１の記憶手段とメモリデータレジスタと
メモリアドレスレジスタの値とを逐次格納する第２の記
憶手段を用いて診断モード時の主記憶読み出しでキャッ
シュヒットした場合に、キャッシュノーヒットの場合と
同様に主記憶よりメモリデータレジスタを経由してキャ
ッシュメモリに対してデータ格納処理を行い、すでにキ
ャッシュメモリに登録されていたデータをあらかじめ第
１の記憶手段に格納して、メモリデータレジスタの値と
第１の記憶手段の値とを比較手段を用いて比較すること
により、キャッシュメモリ内のエラーを検出し、さらに
比較不一致時にプロセッサを止めることなく第２の記憶
手段に格納し、プログラム終了時点で比較結果を第２の
記憶手段より読み出すことでキャッシュエラー情報を参
照できる。
【００３０】
【発明の効果】以上説明したように、本発明は、キャッ
シュメモリの内容を実際に行われているアドレスで確認
できるため、ファームウェアもしくはハードウェアによ
るアドレスアレイや有効ビットの制御不具合によるキャ
ッシュメモリ内データおよび有効ビットの不正を検出で
きるという効果がある。
シュメモリの内容を実際に行われているアドレスで確認
できるため、ファームウェアもしくはハードウェアによ
るアドレスアレイや有効ビットの制御不具合によるキャ
ッシュメモリ内データおよび有効ビットの不正を検出で
きるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 主記憶回路
２ システムバス
３ プロセッサ
４ キャッシュメモリ
５ メモリアドレスレジスタ
６ メモリデータレジスタ
７ メモリコマンドレジスタ
８ コマンド制御回路
９ 診断モードＦ／Ｆ
１０ キャッシュデータレジスタ
１１ 比較回路
１２ キャッシュヒット検出回路
１３ データ格納メモリ
Claims (1)
- 【請求項１】主記憶部からのデータを格納するキャッシ
ュメモリを備えるキャッシュメモリ診断方式において、
主記憶部からのデータ、アドレスおよびコマンドを格納
し、主記憶部とキャッシュメモリのインタフェイスであ
るレジスタ部と、キャッシュメモリから読み出したデー
タを格納する記憶部と、キャッシュメモリの通常モード
と診断モードとを切り換える切り換え部と、切り換え部
が診断モードのときに、キャッシュメモリのキャッシュ
ヒットを検出し、検出したキャッシュヒットをノーヒッ
トにする検出部と、検出部がキャッシュヒットをノーヒ
ットにしたときに、レジスタ部を制御して主記憶回路か
ら正しいデータを読み出す制御部と、切り換え部が診断
モードのときに、第１の記憶部のデータとレジスタ部の
データを比較してキャッシュメモリのエラー検出する比
較部とを有することを特徴とするキャッシュメモリ診断
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016951A JPH04236644A (ja) | 1991-01-18 | 1991-01-18 | キャッシュメモリ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016951A JPH04236644A (ja) | 1991-01-18 | 1991-01-18 | キャッシュメモリ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236644A true JPH04236644A (ja) | 1992-08-25 |
Family
ID=11930435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016951A Pending JPH04236644A (ja) | 1991-01-18 | 1991-01-18 | キャッシュメモリ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956566A (en) * | 1998-12-17 | 1999-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and test site to monitor alignment shift and buried contact trench formation |
-
1991
- 1991-01-18 JP JP3016951A patent/JPH04236644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956566A (en) * | 1998-12-17 | 1999-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and test site to monitor alignment shift and buried contact trench formation |
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