JPH096685A - メモリ装置及びそのエラーテスト方法 - Google Patents
メモリ装置及びそのエラーテスト方法Info
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- JPH096685A JPH096685A JP7153393A JP15339395A JPH096685A JP H096685 A JPH096685 A JP H096685A JP 7153393 A JP7153393 A JP 7153393A JP 15339395 A JP15339395 A JP 15339395A JP H096685 A JPH096685 A JP H096685A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】実際のシステムの動作に適応したエラー検査機
能であって、データのライト動作時にデータエラーを確
実に検出できるエラー検査機能を備えたメモリ装置を提
供することにある。 【構成】タイミング発生回路１２は外部からの指示に応
じて、メモリアレイ１０にデータが書込まれた後に、ラ
イト動作時のテストモードを実行するためのテストリー
ド信号ＴＲを出力する。このテストリード信号ＴＲに応
じて、リードデータレジスタ１３にはメモリアレイ１０
に書込まれたデータＲＤが格納される。コンパレータ１
６は、メモリアレイ１０に書込まれる直前のライトデー
タＷＤとリードデータＲＤとを比較し、比較結果が不一
致の場合に比較エラー信号ＥＳを出力する。比較エラー
信号ＥＳはシステムバス１を介してＣＰＵに通知され
る。比較エラー信号ＥＳに応じて、エラーアドレスレジ
スタ１８にはエラーが発生したライトデータＷＤのアド
レスＥＡが格納される。また、エラーライトデータレジ
スタ２０にはライトデータＷＤがエラーライトデータＥ
Ｗとして格納される。
能であって、データのライト動作時にデータエラーを確
実に検出できるエラー検査機能を備えたメモリ装置を提
供することにある。 【構成】タイミング発生回路１２は外部からの指示に応
じて、メモリアレイ１０にデータが書込まれた後に、ラ
イト動作時のテストモードを実行するためのテストリー
ド信号ＴＲを出力する。このテストリード信号ＴＲに応
じて、リードデータレジスタ１３にはメモリアレイ１０
に書込まれたデータＲＤが格納される。コンパレータ１
６は、メモリアレイ１０に書込まれる直前のライトデー
タＷＤとリードデータＲＤとを比較し、比較結果が不一
致の場合に比較エラー信号ＥＳを出力する。比較エラー
信号ＥＳはシステムバス１を介してＣＰＵに通知され
る。比較エラー信号ＥＳに応じて、エラーアドレスレジ
スタ１８にはエラーが発生したライトデータＷＤのアド
レスＥＡが格納される。また、エラーライトデータレジ
スタ２０にはライトデータＷＤがエラーライトデータＥ
Ｗとして格納される。
Description
【０００１】
【産業上の利用分野】本発明は、リード／ライト機能を
有するメモリ装置であって、特にライト動作時のエラー
検査を行なうライトテスト機能を備えたメモリ装置に関
する。
有するメモリ装置であって、特にライト動作時のエラー
検査を行なうライトテスト機能を備えたメモリ装置に関
する。
【０００２】
【従来の技術】従来、コンピュータシステムでは、デー
タの記憶と再生を行なうリード／ライト機能を有するメ
モリ装置は必要不可欠な構成要素である。このメモリ装
置は、システムのメインメモリ等として多用されてお
り、通常ではＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏｒｙ）と称するＩＣメモリからなる。
タの記憶と再生を行なうリード／ライト機能を有するメ
モリ装置は必要不可欠な構成要素である。このメモリ装
置は、システムのメインメモリ等として多用されてお
り、通常ではＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏｒｙ）と称するＩＣメモリからなる。
【０００３】メモリ装置は、メモリ素子に記憶されたデ
ータのエラーを検出し、または訂正するエラー検査機能
を備えている。具体的には、メモリ素子に書込むときの
ライトデータからパリティビットを生成するパリティチ
ェック方式や訂正機能も有するＥＣＣ（ｅｒｒｏｒ ｃ
ｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）方式
が周知である。
ータのエラーを検出し、または訂正するエラー検査機能
を備えている。具体的には、メモリ素子に書込むときの
ライトデータからパリティビットを生成するパリティチ
ェック方式や訂正機能も有するＥＣＣ（ｅｒｒｏｒ ｃ
ｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）方式
が周知である。
【０００４】ところで、メモリ装置のデータエラーは、
ライト動作時、リード動作時、記憶時のそれぞれで発生
する可能性がある。リード動作時のエラー検査では、例
えばパリティチェック方式によりリードデータのエラー
を検出し、このエラー検出信号をトリガとしてロジック
アナライザを使用する方式がある。この方式であれば、
エラー発生前後の各部の信号状態をチェックしたり、エ
ラー発生原因を突き止めることが可能である。
ライト動作時、リード動作時、記憶時のそれぞれで発生
する可能性がある。リード動作時のエラー検査では、例
えばパリティチェック方式によりリードデータのエラー
を検出し、このエラー検出信号をトリガとしてロジック
アナライザを使用する方式がある。この方式であれば、
エラー発生前後の各部の信号状態をチェックしたり、エ
ラー発生原因を突き止めることが可能である。
【０００５】一方、ライト動作時または記憶時のエラー
検査は、リード動作時と比較して困難である。ライト動
作時のエラー検査には、予めテストプログラムを用意
し、ライト動作の直後に同一アドレスからデータを読出
してエラーチェックする方式（いわゆるライトベリファ
イ方式）がある。
検査は、リード動作時と比較して困難である。ライト動
作時のエラー検査には、予めテストプログラムを用意
し、ライト動作の直後に同一アドレスからデータを読出
してエラーチェックする方式（いわゆるライトベリファ
イ方式）がある。
【０００６】しかしながら、単純なテストプログラムで
はエラーが発生せず、実際上のプログラム（ＯＳやアプ
リケーション）の実行時に発生するエラーを検出できな
いことが多い。特に、システムの設計上のタイミングミ
スやノイズによる誤動作を要因とするエラーの検出は困
難である。
はエラーが発生せず、実際上のプログラム（ＯＳやアプ
リケーション）の実行時に発生するエラーを検出できな
いことが多い。特に、システムの設計上のタイミングミ
スやノイズによる誤動作を要因とするエラーの検出は困
難である。
【０００７】
【発明が解決しようとする課題】従来のメモリ装置のエ
ラー検査において、ライト動作時のエラー検査方式とし
て、テストプログラムを利用したいわゆるライトベリフ
ァイ方式がある。しかし、テストプログラムの内容がエ
ラー検査の精度に大きく影響し、実際のシステムの動作
時におけるエラー検出を確実に行なうことは困難であっ
た。
ラー検査において、ライト動作時のエラー検査方式とし
て、テストプログラムを利用したいわゆるライトベリフ
ァイ方式がある。しかし、テストプログラムの内容がエ
ラー検査の精度に大きく影響し、実際のシステムの動作
時におけるエラー検出を確実に行なうことは困難であっ
た。
【０００８】本発明の目的は、実際のシステムの動作に
適応したエラー検査機能であって、データのライト動作
時にデータエラーを確実に検出できるエラー検査機能を
備えたメモリ装置を提供することにある。
適応したエラー検査機能であって、データのライト動作
時にデータエラーを確実に検出できるエラー検査機能を
備えたメモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、内部にライト
動作時のエラー検査手段を有するメモリ装置である。こ
のエラー検査手段は、ライト動作時のテストモードを実
行するためのテスト信号を出力するテスト信号出力手段
と、テスト信号に応じてメモリ素子からデータを読出す
テストリード手段と、メモリ素子から読出された第１の
データとメモリ素子に書込まれる直前の第２のデータと
を比較する比較手段と、比較手段からの比較エラー信号
に応じてエラーライトデータおよびエラーアドレスを出
力するエラーデータ出力手段とからなる。
動作時のエラー検査手段を有するメモリ装置である。こ
のエラー検査手段は、ライト動作時のテストモードを実
行するためのテスト信号を出力するテスト信号出力手段
と、テスト信号に応じてメモリ素子からデータを読出す
テストリード手段と、メモリ素子から読出された第１の
データとメモリ素子に書込まれる直前の第２のデータと
を比較する比較手段と、比較手段からの比較エラー信号
に応じてエラーライトデータおよびエラーアドレスを出
力するエラーデータ出力手段とからなる。
【００１０】
【作用】本発明では、テスト信号出力手段は外部からの
指示に応じて、メモリ素子にデータが書込まれた後に、
ライト動作時のテストモードを実行するためのテスト信
号を出力する。テストリード手段はテスト信号に応じ
て、メモリ素子に格納されたデータを読出す。比較手段
はメモリ素子から読出された第１のデータとメモリ素子
に書込まれる直前の第２のデータとを比較し、比較結果
が不一致の場合に比較エラー信号を出力する。エラーデ
ータ出力手段は比較エラー信号の出力に応じた外部から
の要求に従って、エラーライトデータとそのエラーアド
レスを出力する。このような内部に設けられたエラー検
査手段により、本発明のメモリ装置を使用したシステム
の実際上の動作に適応したライト動作時のエラーチェッ
クを実現することができる。
指示に応じて、メモリ素子にデータが書込まれた後に、
ライト動作時のテストモードを実行するためのテスト信
号を出力する。テストリード手段はテスト信号に応じ
て、メモリ素子に格納されたデータを読出す。比較手段
はメモリ素子から読出された第１のデータとメモリ素子
に書込まれる直前の第２のデータとを比較し、比較結果
が不一致の場合に比較エラー信号を出力する。エラーデ
ータ出力手段は比較エラー信号の出力に応じた外部から
の要求に従って、エラーライトデータとそのエラーアド
レスを出力する。このような内部に設けられたエラー検
査手段により、本発明のメモリ装置を使用したシステム
の実際上の動作に適応したライト動作時のエラーチェッ
クを実現することができる。
【００１１】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は本実施例に係わるメモリ装置の構成を示すブ
ロック図、図２は本実施例のメモリ装置を使用したコン
ピュータシステムの要部を示すブロック図、図３と図４
は本実施例の動作を説明するためのフローチャート、図
５と図６は本実施例の動作を説明するためのタイミング
チャートである。 （システムの構成）本システムは、図２に示すように、
システムバス１、ＣＰＵ２、メインメモリ３および入出
力インターフェース４を有する。メインメモリ３は、本
実施例のメモリ装置を適用したＲＡＭ（ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり、ＣＰＵ２により
アクセス制御される。
る。図１は本実施例に係わるメモリ装置の構成を示すブ
ロック図、図２は本実施例のメモリ装置を使用したコン
ピュータシステムの要部を示すブロック図、図３と図４
は本実施例の動作を説明するためのフローチャート、図
５と図６は本実施例の動作を説明するためのタイミング
チャートである。 （システムの構成）本システムは、図２に示すように、
システムバス１、ＣＰＵ２、メインメモリ３および入出
力インターフェース４を有する。メインメモリ３は、本
実施例のメモリ装置を適用したＲＡＭ（ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり、ＣＰＵ２により
アクセス制御される。
【００１２】入出力インターフェース４は、ＣＰＵ２と
外部入出力装置とを接続するインターフェースである。
外部入出力装置には、例えばハードディスク装置（ＨＤ
Ｄ）５やＣＲＴディスプレイ装置６がある。 （メモリ装置の構成）本実施例のメモリ装置は、図１に
示すように、メモリアレイ１０、パリティ生成回路１
１、タイミング発生回路１２、リードデータレジスタ１
３、パリティチェック回路１４およびパリティエラーラ
ッチ回路１５を有する。
外部入出力装置とを接続するインターフェースである。
外部入出力装置には、例えばハードディスク装置（ＨＤ
Ｄ）５やＣＲＴディスプレイ装置６がある。 （メモリ装置の構成）本実施例のメモリ装置は、図１に
示すように、メモリアレイ１０、パリティ生成回路１
１、タイミング発生回路１２、リードデータレジスタ１
３、パリティチェック回路１４およびパリティエラーラ
ッチ回路１５を有する。
【００１３】メモリアレイ１０は、例えば８ビット／ワ
ードのデータを記憶するメモリ素子からなり、各ワード
単位にパリティビットＰＢを格納するエリアを有する。
パリティ生成回路１１は、システムバス１を介して入力
されたライトデータＷＤ（８ビット）からパリティビッ
トＰＢを算出して、メモリアレイ１０に出力する。
ードのデータを記憶するメモリ素子からなり、各ワード
単位にパリティビットＰＢを格納するエリアを有する。
パリティ生成回路１１は、システムバス１を介して入力
されたライトデータＷＤ（８ビット）からパリティビッ
トＰＢを算出して、メモリアレイ１０に出力する。
【００１４】タイミング発生回路１２は、システムバス
１から入力されるメモリライト信号（以下単にライト信
号）ＭＷ、メモリリード信号（以下単にリード信号）Ｍ
Ｒ、および本実施例に係わるテストモード信号ＴＭに従
って、後述するライト内部信号ＭＷｉ、テストリード信
号ＴＲおよび完了信号Ｆ等の各種タイミング信号を生成
する。
１から入力されるメモリライト信号（以下単にライト信
号）ＭＷ、メモリリード信号（以下単にリード信号）Ｍ
Ｒ、および本実施例に係わるテストモード信号ＴＭに従
って、後述するライト内部信号ＭＷｉ、テストリード信
号ＴＲおよび完了信号Ｆ等の各種タイミング信号を生成
する。
【００１５】リードデータレジスタ１３は、オア回路２
１ａから出力されるリード信号ＭＲまたはテストリード
信号ＴＲの入力に応じて、メモリアレイ１０から読出さ
れたデータ（リードデータＲＤ）を一時的に格納するレ
ジスタである。パリティチェック回路１４は、リードデ
ータＲＤとパリティビットＰＢとを入力し、リードデー
タＲＤのパリティチェック処理を実行する。パリティエ
ラーラッチ回路１５は、パリティチェック回路１４から
出力されたパリティエラー信号ＰＥをラッチして、シス
テムバス１に出力するフリップフロップ（Ｆ／Ｆ）であ
る。
１ａから出力されるリード信号ＭＲまたはテストリード
信号ＴＲの入力に応じて、メモリアレイ１０から読出さ
れたデータ（リードデータＲＤ）を一時的に格納するレ
ジスタである。パリティチェック回路１４は、リードデ
ータＲＤとパリティビットＰＢとを入力し、リードデー
タＲＤのパリティチェック処理を実行する。パリティエ
ラーラッチ回路１５は、パリティチェック回路１４から
出力されたパリティエラー信号ＰＥをラッチして、シス
テムバス１に出力するフリップフロップ（Ｆ／Ｆ）であ
る。
【００１６】さらに、本実施例のメモリ装置は、コンパ
レータ１６、比較エラーラッチ回路１７、エラーアドレ
スレジスタ１８、エラーリードデータレジスタ１９、エ
ラーライトデータレジスタ２０、および論理ゲート回路
２１ａ，２１ｂ，２２ａ，２２ｂを有する。
レータ１６、比較エラーラッチ回路１７、エラーアドレ
スレジスタ１８、エラーリードデータレジスタ１９、エ
ラーライトデータレジスタ２０、および論理ゲート回路
２１ａ，２１ｂ，２２ａ，２２ｂを有する。
【００１７】コンパレータ１６は、本実施例のライト動
作時のテストモード（エラー検査モード）において、リ
ードデータＲＤとライトデータＷＤとを比較し、比較結
果が不一致の場合に比較エラー信号ＥＳを出力する。比
較エラーラッチ回路１７は、比較エラー信号ＥＳをラッ
チして、システムバス１に出力するフリップフロップ
（Ｆ／Ｆ）である。
作時のテストモード（エラー検査モード）において、リ
ードデータＲＤとライトデータＷＤとを比較し、比較結
果が不一致の場合に比較エラー信号ＥＳを出力する。比
較エラーラッチ回路１７は、比較エラー信号ＥＳをラッ
チして、システムバス１に出力するフリップフロップ
（Ｆ／Ｆ）である。
【００１８】エラーアドレスレジスタ１８は、メモリア
レイ１０のリード／ライトアクセス時にシステムバス１
から入力されるメモリアドレス（以下単にアドレス）Ｍ
Ａであって、パリティエラーまたは本実施例の比較エラ
ーの検出に応じてエラーの発生したエラーアドレスＥＡ
として一時的に格納する。
レイ１０のリード／ライトアクセス時にシステムバス１
から入力されるメモリアドレス（以下単にアドレス）Ｍ
Ａであって、パリティエラーまたは本実施例の比較エラ
ーの検出に応じてエラーの発生したエラーアドレスＥＡ
として一時的に格納する。
【００１９】エラーリードデータレジスタ１９は、メモ
リアレイ１０からのリードデータＲＤであって、パリテ
ィエラーの検出に応じてエラーの発生したエラーリード
データＥＲとして一時的に格納する。
リアレイ１０からのリードデータＲＤであって、パリテ
ィエラーの検出に応じてエラーの発生したエラーリード
データＥＲとして一時的に格納する。
【００２０】エラーライトデータレジスタ２０は、メモ
リアレイ１０のライトデータＷＤであって、比較エラー
の検出に応じてエラーの発生したエラーライトデータＥ
Ｗとして一時的に格納する。
リアレイ１０のライトデータＷＤであって、比較エラー
の検出に応じてエラーの発生したエラーライトデータＥ
Ｗとして一時的に格納する。
【００２１】各レジスタ１８〜２０は、システムバス１
に格納した各種のエラーデータを出力する。オア回路２
１ａ以外の論理ゲート回路２１ｂ，２２ａ，２２ｂは、
各レジスタ１８〜２０のタイミング信号（エラー信号）
を生成するための回路である。論理ゲート回路２１ｂは
オア回路であり、アンド回路２２ａ，２２ｂの一方の出
力信号を各レジスタ１８〜２０に出力する。アンド回路
２２ａは、テストリード信号ＴＲと比較エラー信号ＥＳ
を入力とする。アンド回路２２ｂは、リード信号ＭＲと
パリティエラー信号ＰＥを入力とする。
に格納した各種のエラーデータを出力する。オア回路２
１ａ以外の論理ゲート回路２１ｂ，２２ａ，２２ｂは、
各レジスタ１８〜２０のタイミング信号（エラー信号）
を生成するための回路である。論理ゲート回路２１ｂは
オア回路であり、アンド回路２２ａ，２２ｂの一方の出
力信号を各レジスタ１８〜２０に出力する。アンド回路
２２ａは、テストリード信号ＴＲと比較エラー信号ＥＳ
を入力とする。アンド回路２２ｂは、リード信号ＭＲと
パリティエラー信号ＰＥを入力とする。
【００２２】以下、図３と図４のフローチャートおよび
図５と図６のタイミングチャートを参照して、本実施例
の動作を説明する。 （リード動作）まず、通常のリード動作では、システム
のＣＰＵ２はシステムバス１に、メモリアレイ１０のア
ドレスＭＡとリード信号ＭＲを出力する（ステップＳ
１）。アドレスＭＡはメモリアレイ１０に出力されて、
該当するアドレスに記憶されたデータがアクセスされ
る。一方、オア回路２１ａはリード信号ＭＲを入力し
て、リードデータレジスタ１３のタイミング信号として
出力する。リードデータレジスタ１３は、メモリアレイ
１０からアクセスされたリードデータＲＤを格納し、シ
ステムバス１に出力する（ステップＳ２）。
図５と図６のタイミングチャートを参照して、本実施例
の動作を説明する。 （リード動作）まず、通常のリード動作では、システム
のＣＰＵ２はシステムバス１に、メモリアレイ１０のア
ドレスＭＡとリード信号ＭＲを出力する（ステップＳ
１）。アドレスＭＡはメモリアレイ１０に出力されて、
該当するアドレスに記憶されたデータがアクセスされ
る。一方、オア回路２１ａはリード信号ＭＲを入力し
て、リードデータレジスタ１３のタイミング信号として
出力する。リードデータレジスタ１３は、メモリアレイ
１０からアクセスされたリードデータＲＤを格納し、シ
ステムバス１に出力する（ステップＳ２）。
【００２３】一方、パリティチェック回路１４は、リー
ド信号ＭＲのタイミングに同期して、リードデータＲＤ
とパリティビットＰＢとを入力し、リードデータＲＤの
パリティチェック処理を実行する（ステップＳ２）。パ
リティエラーラッチ回路１５は、パリティチェック回路
１４から出力されたパリティエラー信号ＰＥをラッチす
る（ステップＳ３）。
ド信号ＭＲのタイミングに同期して、リードデータＲＤ
とパリティビットＰＢとを入力し、リードデータＲＤの
パリティチェック処理を実行する（ステップＳ２）。パ
リティエラーラッチ回路１５は、パリティチェック回路
１４から出力されたパリティエラー信号ＰＥをラッチす
る（ステップＳ３）。
【００２４】ここで、リードデータＲＤにパリティエラ
ーが発生しない場合には、ＣＰＵ２はリードデータレジ
スタ１３からシステムバス１を介して、リードデータＲ
Ｄを読込む（ステップＳ４のＮＯ，Ｓ５）。
ーが発生しない場合には、ＣＰＵ２はリードデータレジ
スタ１３からシステムバス１を介して、リードデータＲ
Ｄを読込む（ステップＳ４のＮＯ，Ｓ５）。
【００２５】一方、リードデータＲＤにパリティエラー
が発生した場合には、パリティエラーラッチ回路１５に
より、システムバス１を介してＣＰＵ２に通知される
（ステップＳ７）。このとき、アンド回路２２ｂは、リ
ード信号ＭＲとパリティエラー信号ＰＥとが入力され
て、論理レベル“Ｈ”の信号をオア回路２１ｂに出力す
る。このオア回路２１ｂからのタイミング信号に応じ
て、エラーアドレスレジスタ１８は、パリティエラーが
発生したリードデータＲＤのアドレスであるエラーアド
レスＥＡを格納する。また、エラーリードデータレジス
タ１９は、パリティエラーが発生したリードデータＲＤ
をエラーリードデータＥＲとして一時的に格納する。
が発生した場合には、パリティエラーラッチ回路１５に
より、システムバス１を介してＣＰＵ２に通知される
（ステップＳ７）。このとき、アンド回路２２ｂは、リ
ード信号ＭＲとパリティエラー信号ＰＥとが入力され
て、論理レベル“Ｈ”の信号をオア回路２１ｂに出力す
る。このオア回路２１ｂからのタイミング信号に応じ
て、エラーアドレスレジスタ１８は、パリティエラーが
発生したリードデータＲＤのアドレスであるエラーアド
レスＥＡを格納する。また、エラーリードデータレジス
タ１９は、パリティエラーが発生したリードデータＲＤ
をエラーリードデータＥＲとして一時的に格納する。
【００２６】ＣＰＵ２はパリティエラー信号ＰＥにより
エラーの発生を通知されると、エラーアドレスレジスタ
１８からエラーアドレスＥＡを読出し、エラーリードデ
ータレジスタ１９からエラーリードデータＥＲを読出す
（ステップＳ８）。
エラーの発生を通知されると、エラーアドレスレジスタ
１８からエラーアドレスＥＡを読出し、エラーリードデ
ータレジスタ１９からエラーリードデータＥＲを読出す
（ステップＳ８）。
【００２７】タイミング発生回路１２は、リード動作が
完了すると完了信号Ｆをシステムバス１に出力する。以
上のリード動作のタイミングを、図５（Ａ）のタイミン
グチャートに示す。 （ライト動作）まず、通常のライト動作では、ＣＰＵ２
はシステムバス１に、メモリアレイ１０のアドレスＭ
Ａ、ライト信号ＭＷおよびライトデータＷＤを出力する
（ステップＳ１０）。アドレスＭＡはメモリアレイ１０
に出力されて、該当するアドレスがアクセスされる。
完了すると完了信号Ｆをシステムバス１に出力する。以
上のリード動作のタイミングを、図５（Ａ）のタイミン
グチャートに示す。 （ライト動作）まず、通常のライト動作では、ＣＰＵ２
はシステムバス１に、メモリアレイ１０のアドレスＭ
Ａ、ライト信号ＭＷおよびライトデータＷＤを出力する
（ステップＳ１０）。アドレスＭＡはメモリアレイ１０
に出力されて、該当するアドレスがアクセスされる。
【００２８】タイミング発生回路１２は、ライト信号Ｍ
Ｗに同期したライト内部信号ＭＷｉをメモリアレイ１０
に出力する。メモリアレイ１０はライト内部信号ＭＷｉ
に同期して、アクセスされたアドレスにライトデータＷ
Ｄを格納する（ステップＳ１２）。
Ｗに同期したライト内部信号ＭＷｉをメモリアレイ１０
に出力する。メモリアレイ１０はライト内部信号ＭＷｉ
に同期して、アクセスされたアドレスにライトデータＷ
Ｄを格納する（ステップＳ１２）。
【００２９】一方、パリティ生成回路１１は、ライトデ
ータＷＤからパリティビットＰＢを算出して、メモリア
レイ１０に出力する（ステップＳ１１）。パリティビッ
トＰＢは、ライトデータＷＤが書込まれた同一アドレス
ＭＡに格納される（ステップＳ１２）。
ータＷＤからパリティビットＰＢを算出して、メモリア
レイ１０に出力する（ステップＳ１１）。パリティビッ
トＰＢは、ライトデータＷＤが書込まれた同一アドレス
ＭＡに格納される（ステップＳ１２）。
【００３０】タイミング発生回路１２は、ライト動作が
完了すると完了信号Ｆをシステムバス１に出力する。以
上が通常のライト動作であり、図５（Ｂ）のタイミング
チャートに示す。 （エラーテスト動作）以上のライト動作時に、ＣＰＵ２
はシステムバス１を介して、テストモード信号ＴＭを出
力して、テストモードを起動（オン）させる（ステップ
Ｓ１３のＹＥＳ）。本実施例では、ＣＰＵ２からのテス
トモード信号ＴＭにより、ライト動作時のテストモード
をオン／オフさせる機能を前提とするが、通常の入出力
コマンドを利用してもよい。入出力コマンドを利用する
方式では、テストモード信号ＴＭを入力するための専用
線は不要となる。
完了すると完了信号Ｆをシステムバス１に出力する。以
上が通常のライト動作であり、図５（Ｂ）のタイミング
チャートに示す。 （エラーテスト動作）以上のライト動作時に、ＣＰＵ２
はシステムバス１を介して、テストモード信号ＴＭを出
力して、テストモードを起動（オン）させる（ステップ
Ｓ１３のＹＥＳ）。本実施例では、ＣＰＵ２からのテス
トモード信号ＴＭにより、ライト動作時のテストモード
をオン／オフさせる機能を前提とするが、通常の入出力
コマンドを利用してもよい。入出力コマンドを利用する
方式では、テストモード信号ＴＭを入力するための専用
線は不要となる。
【００３１】ここで、テストモードでは、タイミング発
生回路１２は、図６に示すように、ライト信号ＭＷの全
部期間に同期するライト内部信号ＭＷｉを生成してメモ
リアレイ１０に出力する。このライト内部信号ＭＷｉに
同期して、ＣＰＵ２からのライトデータＷＤがメモリア
レイ１０に書込まれる。
生回路１２は、図６に示すように、ライト信号ＭＷの全
部期間に同期するライト内部信号ＭＷｉを生成してメモ
リアレイ１０に出力する。このライト内部信号ＭＷｉに
同期して、ＣＰＵ２からのライトデータＷＤがメモリア
レイ１０に書込まれる。
【００３２】この書込みが完了すると、タイミング発生
回路１２は、図６に示すように、テストリード信号ＴＲ
を出力する（ステップＳ１５）。このテストリード信号
ＴＲは、ライトデータＷＤのエラーチェック（比較エラ
ー検査）を実行するためのタイミング信号である。
回路１２は、図６に示すように、テストリード信号ＴＲ
を出力する（ステップＳ１５）。このテストリード信号
ＴＲは、ライトデータＷＤのエラーチェック（比較エラ
ー検査）を実行するためのタイミング信号である。
【００３３】オア回路２１ａはテストリード信号ＴＲを
リードデータレジスタ１３に出力する。このテストリー
ド信号ＴＲにより、リードデータレジスタ１３には書込
まれたライトデータＷＤに対応するリードデータＲＤを
格納する（ステップＳ１６）。
リードデータレジスタ１３に出力する。このテストリー
ド信号ＴＲにより、リードデータレジスタ１３には書込
まれたライトデータＷＤに対応するリードデータＲＤを
格納する（ステップＳ１６）。
【００３４】コンパレータ１６は、メモリアレイ１０か
ら読出されたリードデータＲＤとメモリアレイ１０に書
込まれる直前のライトデータＷＤとを比較する（ステッ
プＳ１７）。即ち、コンパレータ１６はバッファメモリ
を内蔵し、常に書込まれる直前のライトデータＷＤ（８
ビット）を一時的に格納している。
ら読出されたリードデータＲＤとメモリアレイ１０に書
込まれる直前のライトデータＷＤとを比較する（ステッ
プＳ１７）。即ち、コンパレータ１６はバッファメモリ
を内蔵し、常に書込まれる直前のライトデータＷＤ（８
ビット）を一時的に格納している。
【００３５】コンパレータ１６は、各データＷＤ，ＲＤ
およびパリティビットＰＢも含めた比較処理を実行し、
不一致の場合には比較エラー信号ＥＳを出力する（ステ
ップＳ１８）。この比較エラー信号ＥＳは、ラッチ回路
１７にラッチされてシステムバス１を介してＣＰＵ２に
通知される。一方、比較エラー信号ＥＳはテストリード
信号ＴＲと共に、アンド回路２２ａに入力される。
およびパリティビットＰＢも含めた比較処理を実行し、
不一致の場合には比較エラー信号ＥＳを出力する（ステ
ップＳ１８）。この比較エラー信号ＥＳは、ラッチ回路
１７にラッチされてシステムバス１を介してＣＰＵ２に
通知される。一方、比較エラー信号ＥＳはテストリード
信号ＴＲと共に、アンド回路２２ａに入力される。
【００３６】オア回路２１ｂは、アンド回路２２ａから
の論理レベル“Ｈ”のタイミング信号を、エラーアドレ
スレジスタ１８とエラーライトデータレジスタ２０に出
力する（ステップＳ１９のＹＥＳ，Ｓ２０）。これによ
り、エラーアドレスレジスタ１８には、比較エラーが発
生したライトデータＷＤのアドレスであるエラーアドレ
スＥＡを格納する。また、エラーライトデータレジスタ
２０は、比較エラーが発生したライトデータＷＤをエラ
ーライトデータＥＷとして一時的に格納する。なお、エ
ラーリードデータレジスタ１９にもタイミング信号が出
力されるが、テストモードではこのレジスタ１９の内容
は無視される。
の論理レベル“Ｈ”のタイミング信号を、エラーアドレ
スレジスタ１８とエラーライトデータレジスタ２０に出
力する（ステップＳ１９のＹＥＳ，Ｓ２０）。これによ
り、エラーアドレスレジスタ１８には、比較エラーが発
生したライトデータＷＤのアドレスであるエラーアドレ
スＥＡを格納する。また、エラーライトデータレジスタ
２０は、比較エラーが発生したライトデータＷＤをエラ
ーライトデータＥＷとして一時的に格納する。なお、エ
ラーリードデータレジスタ１９にもタイミング信号が出
力されるが、テストモードではこのレジスタ１９の内容
は無視される。
【００３７】ＣＰＵ２は、比較エラー信号ＥＳによる通
知があると、エラーアドレスレジスタ１８からエラーア
ドレスＥＡを読出し、エラーライトデータレジスタ２０
からエラーライトデータＥＷを読出す（ステップＳ２
１）。なお、テストリード信号ＴＲの出力から完了まで
のタイミングを図６のタイミングチャートに示す。
知があると、エラーアドレスレジスタ１８からエラーア
ドレスＥＡを読出し、エラーライトデータレジスタ２０
からエラーライトデータＥＷを読出す（ステップＳ２
１）。なお、テストリード信号ＴＲの出力から完了まで
のタイミングを図６のタイミングチャートに示す。
【００３８】以上のように、通常のリード動作時にはパ
リティチェックによるエラー検査処理が実行されて、ラ
イト動作時にはコンパレータ１６を利用した比較エラー
検査処理が実行される。ライト動作時の比較エラー検査
処理は、ＣＰＵ２の制御によるテストモードに応じて実
行されて、メモリアレイ１０に書込まれた後のデータ
（リードデータＲＤ）と書込まれる直前のデータ（ライ
トデータＷＤ）とを比較することによりエラーを検出す
る。したがって、メモリアレイ１０に書込まれるライト
動作またはメモリアレイ１０での記憶状態において発生
するエラーを確実に検出することができる。
リティチェックによるエラー検査処理が実行されて、ラ
イト動作時にはコンパレータ１６を利用した比較エラー
検査処理が実行される。ライト動作時の比較エラー検査
処理は、ＣＰＵ２の制御によるテストモードに応じて実
行されて、メモリアレイ１０に書込まれた後のデータ
（リードデータＲＤ）と書込まれる直前のデータ（ライ
トデータＷＤ）とを比較することによりエラーを検出す
る。したがって、メモリアレイ１０に書込まれるライト
動作またはメモリアレイ１０での記憶状態において発生
するエラーを確実に検出することができる。
【００３９】さらに、メモリ装置の内部に、コンパレー
タ１６等のエラー検査手段を構成する構成要素が設けら
れているため、従来のテストプログラムによるライトベ
リファイ方式と比較して、テストプログラムの内容に影
響されることなく、実際のシステムの動作に適応したエ
ラー検査機能を実現することができる。具体的には、シ
ステムの動作において、ＯＳやアプリケーションプログ
ラムの実行時に、ＣＰＵ２がテストモードを起動させ
て、ライト動作時のエラー検査処理を行なうことができ
る。
タ１６等のエラー検査手段を構成する構成要素が設けら
れているため、従来のテストプログラムによるライトベ
リファイ方式と比較して、テストプログラムの内容に影
響されることなく、実際のシステムの動作に適応したエ
ラー検査機能を実現することができる。具体的には、シ
ステムの動作において、ＯＳやアプリケーションプログ
ラムの実行時に、ＣＰＵ２がテストモードを起動させ
て、ライト動作時のエラー検査処理を行なうことができ
る。
【００４０】
【発明の効果】以上詳述したように本発明によれば、メ
モリ装置の内部にライト動作時のエラー検査処理を実行
する手段を設けることにより、データのライト動作時に
データエラーを確実に検出すると共に、実際のシステム
の動作に適応したエラー検査機能を実現することができ
る。換言すれば、テストプログラムの内容に依存するこ
となく、システムのＯＳやアプリケーションプログラム
の実行時に、ライト動作時のエラー検査を行なうことが
できる。
モリ装置の内部にライト動作時のエラー検査処理を実行
する手段を設けることにより、データのライト動作時に
データエラーを確実に検出すると共に、実際のシステム
の動作に適応したエラー検査機能を実現することができ
る。換言すれば、テストプログラムの内容に依存するこ
となく、システムのＯＳやアプリケーションプログラム
の実行時に、ライト動作時のエラー検査を行なうことが
できる。
【図１】本発明の実施例に係わるメモリ装置の構成を示
すブロック図。
すブロック図。
【図２】本実施例のメモリ装置を使用したコンピュータ
システムの要部を示すブロック図。
システムの要部を示すブロック図。
【図３】本実施例の動作を説明するためのフローチャー
ト。
ト。
【図４】本実施例の動作を説明するためのフローチャー
ト。
ト。
【図５】本実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図６】本実施例の動作を説明するためのタイミングチ
ャート。
ャート。
１…システムバス、２…ＣＰＵ、３…メインメモリ（メ
モリ装置）、１０…メモリアレイ、１２…タイミング発
生回路、１３…リードデータレジスタ、１４…パリティ
チェック回路、１６…コンパレータ、１８…エラーアド
レスレジスタ、１９…エラーリードデータレジスタ、２
０…エラーライトデータレジスタ。
モリ装置）、１０…メモリアレイ、１２…タイミング発
生回路、１３…リードデータレジスタ、１４…パリティ
チェック回路、１６…コンパレータ、１８…エラーアド
レスレジスタ、１９…エラーリードデータレジスタ、２
０…エラーライトデータレジスタ。
Claims (5)
- 【請求項１】 メモリ素子にデータを書込むデータライ
ト手段と、 前記メモリ素子からデータを読出すデータリード手段
と、 外部からの指示に応じて、前記データライト手段により
前記メモリ素子にデータを格納した後に、ライト動作時
のテストモードを実行するためのテスト信号を出力する
テスト信号出力手段と、 このテスト信号出力手段から出力された前記テスト信号
に応じて、前記メモリ素子に格納されたデータを読出す
テストリード手段と、 このテストリード手段により読出されたデータと前記デ
ータライト手段により前記メモリ素子に格納される直前
のデータとを比較し、比較結果が不一致の場合に比較エ
ラー信号を出力する比較手段とを具備したことを特徴と
するメモリ装置。 - 【請求項２】 メモリ素子にデータを書込むデータライ
ト手段と、 前記メモリ素子からデータを読出すデータリード手段
と、 外部からの指示に応じて、前記データライト手段により
前記メモリ素子にデータを格納した後に、ライト動作時
のテストモードを実行するためのテスト信号を出力する
テスト信号出力手段と、 このテスト信号出力手段から出力された前記テスト信号
に応じて、前記メモリ素子に格納されたデータを読出す
テストリード手段と、 このテストリード手段により読出された第１のデータと
前記データライト手段により前記メモリ素子に格納され
る直前の第２のデータとを比較し、比較結果が不一致の
場合に比較エラー信号を出力する比較手段と、 前記比較エラー信号の出力に応じた外部からの要求に従
って、前記第２のデータをエラーライトデータとして外
部に出力し、かつ前記第１のデータを前記メモリ素子に
格納したときのアドレスをエラーアドレスとして出力す
るエラーデータ出力手段とを具備したことを特徴とする
メモリ装置。 - 【請求項３】 メモリ素子にデータを書込むデータライ
ト手段と、 前記メモリ素子からデータを読出すデータリード手段
と、 前記メモリ素子にデータを書込む又は読出すときのアド
レスを格納するエラーアドレスレジスタ手段と、 このデータリード手段によりデータを読出すときに、前
記データのエラー検査を実行するエラー検査手段と、 このエラー検査手段によりデータからエラーが検出され
た場合に、そのデータをエラーリードデータとして格納
するエラーリードレジスタ手段と、 外部からの指示に応じて、前記データライト手段により
前記メモリ素子にデータを格納した後に、ライト動作時
のテストモードを実行するためのテスト信号を出力する
テスト信号出力手段と、 このテスト信号出力手段から出力された前記テスト信号
に応じて前記データリード手段を起動して、前記メモリ
素子に格納されたデータを読出すテストリード手段と、 このテストリード手段により読出された第１のデータと
前記データライト手段により前記メモリ素子に格納され
る直前の第２のデータとを比較し、比較結果が不一致の
場合に比較エラー信号を出力する比較手段と前記比較エ
ラー信号の出力に応じて、前記第２のデータをエラーラ
イトデータとして格納するエラーライトレジスタ手段
と、 前記比較エラー信号の出力に応じて前記エラーライトデ
ータに対応するエラーアドレスを前記エラーアドレスレ
ジスタ手段に格納し、または前記エラー検査手段による
エラー検出時に前記エラーリードデータに対応するエラ
ーアドレスを前記エラーアドレスレジスタ手段に格納す
る制御手段とを具備したことを特徴とするメモリ装置。 - 【請求項４】 メモリ素子にデータを書込むライト動作
と前記メモリ素子からデータを読出すリード動作を実行
するメモリ装置において、 外部からの指示に応じて、前記ライト動作時であって前
記メモリ素子にデータを格納した後に、ライト動作時の
テストモードを実行するためのテスト信号を出力するス
テップと、 前記テスト信号に応じて前記メモリ素子に格納されたデ
ータを読出すステップと、 前記メモリ素子から読出された第１のデータと前記ライ
ト動作時に前記メモリ素子に格納される直前の第２のデ
ータとを比較するステップと、 比較結果が不一致の場合に比較エラー信号を出力するス
テップと、 前記比較エラー信号の出力に応じた外部からの要求に従
って、第２のデータをエラーライトデータとして外部に
出力し、かつ前記第１のデータを前記メモリ素子に格納
したときのアドレスをエラーアドレスとして出力するス
テップとからなることを特徴とするエラーテスト方法。 - 【請求項５】 メモリ素子にデータを書込むライト動作
と前記メモリ素子からデータを読出すリード動作を実行
するメモリ装置において、 前記リード動作時に前記メモリ素子から読出したデータ
のエラー検査を実行するステップと、 前記エラー検査によりエラーが検出された場合に、その
データをエラーリードデータとしてレジスタに格納し、
かつ前記エラーリードデータに対応するエラーアドレス
をレジスタに格納するステップと、 外部からの指示に応じて、前記ライト動作時であって前
記メモリ素子にデータを格納した後に、ライト動作時の
テストモードを実行するためのテスト信号を出力するス
テップと、 前記テスト信号に応じて前記メモリ素子に格納されたデ
ータを読出すステップと、 前記メモリ素子から読出された第１のデータと前記ライ
ト動作時に前記メモリ素子に格納される直前の第２のデ
ータとを比較するステップと、 比較結果が不一致の場合に比較エラー信号を出力するス
テップと、 前記比較エラー信号の出力に応じて、前記第２のデータ
をエラーライトデータとしてレジスタに格納し、かつ前
記エラーライトデータに対応するエラーアドレスをレジ
スタに格納するステップと、 前記比較エラー信号の出力に応じた外部からの要求に従
って、前記エラーライトデータおよびそのエラーアドレ
スを出力するステップとからなることを特徴とするエラ
ーテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153393A JPH096685A (ja) | 1995-06-20 | 1995-06-20 | メモリ装置及びそのエラーテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153393A JPH096685A (ja) | 1995-06-20 | 1995-06-20 | メモリ装置及びそのエラーテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096685A true JPH096685A (ja) | 1997-01-10 |
Family
ID=15561517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7153393A Pending JPH096685A (ja) | 1995-06-20 | 1995-06-20 | メモリ装置及びそのエラーテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112286750A (zh) * | 2020-10-29 | 2021-01-29 | 山东云海国创云计算装备产业创新中心有限公司 | 一种gpio验证方法、装置、电子设备和介质 |
-
1995
- 1995-06-20 JP JP7153393A patent/JPH096685A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112286750A (zh) * | 2020-10-29 | 2021-01-29 | 山东云海国创云计算装备产业创新中心有限公司 | 一种gpio验证方法、装置、电子设备和介质 |
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