JPH10269148A - 回路構成要素診断装置 - Google Patents
回路構成要素診断装置Info
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- JPH10269148A JPH10269148A JP9075937A JP7593797A JPH10269148A JP H10269148 A JPH10269148 A JP H10269148A JP 9075937 A JP9075937 A JP 9075937A JP 7593797 A JP7593797 A JP 7593797A JP H10269148 A JPH10269148 A JP H10269148A
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- JP
- Japan
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- memory
- processor
- address
- diagnosis
- bus
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 メモリ等の診断中の割り込みマスクをする必
要がなく、マルチタスク環境下でのタスク応答性能の低
下を防止し、また、内蔵キャッシュを持つプロセッサの
場合にメモリ等の診断を実施する前に内蔵キャッシュの
内容を無効とする処理を不要にする。 【解決手段】 プロセッサバスインターフェース１２１
はバス獲得インターフェース１２３によりプロセッサ１
とは独立してメモリ４のテストアドレスからテストデー
タを読み出し、テンポラリレジスタ１２４ｂに格納す
る。一致検出器１２５はメモリ診断データレジスタ１２
２ｂに設定されたテストデータとテンポラリレジスタ１
２４ｂに格納されたテストデータとを比較し、その格納
されたテストデータの正当性を判定する。これによりメ
モリ４の健全性を診断する。
要がなく、マルチタスク環境下でのタスク応答性能の低
下を防止し、また、内蔵キャッシュを持つプロセッサの
場合にメモリ等の診断を実施する前に内蔵キャッシュの
内容を無効とする処理を不要にする。 【解決手段】 プロセッサバスインターフェース１２１
はバス獲得インターフェース１２３によりプロセッサ１
とは独立してメモリ４のテストアドレスからテストデー
タを読み出し、テンポラリレジスタ１２４ｂに格納す
る。一致検出器１２５はメモリ診断データレジスタ１２
２ｂに設定されたテストデータとテンポラリレジスタ１
２４ｂに格納されたテストデータとを比較し、その格納
されたテストデータの正当性を判定する。これによりメ
モリ４の健全性を診断する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサシステ
ムのシステム運転時におけるメモリ又は外部バスの健全
性の診断を行う回路構成要素診断装置に関するものであ
る。
ムのシステム運転時におけるメモリ又は外部バスの健全
性の診断を行う回路構成要素診断装置に関するものであ
る。
【０００２】
【従来の技術】従来のプロセッサシステムのシステム運
転時におけるメモリ診断方法としては、例えばソフトウ
ェアによりメモリ診断を実施している。まず、ソフトウ
ェアはメモリ診断の前処理として、メモリ診断を実施す
る特定のメモリアドレスのデータを読み出し、この読み
出したデータを一時的に他のメモリ領域に退避させる。
その後、その特定メモリアドレスにテストデータを書き
込む。続けて、その特定メモリアドレスのテストデータ
を読み出し、その読み出されたテストデータと、先に退
避させたデータが一致するかどうかを判定する。この
時、両データが一致すればメモリ診断が正常であること
を示し、不一致であればメモリ診断は異常であることを
示す。どちらの場合にしても、メモリ診断の後処理とし
て、前処理で退避していたデータを特定メモリアドレス
に書き戻し、１つの特定メモリアドレスに対するメモリ
診断を終了する。
転時におけるメモリ診断方法としては、例えばソフトウ
ェアによりメモリ診断を実施している。まず、ソフトウ
ェアはメモリ診断の前処理として、メモリ診断を実施す
る特定のメモリアドレスのデータを読み出し、この読み
出したデータを一時的に他のメモリ領域に退避させる。
その後、その特定メモリアドレスにテストデータを書き
込む。続けて、その特定メモリアドレスのテストデータ
を読み出し、その読み出されたテストデータと、先に退
避させたデータが一致するかどうかを判定する。この
時、両データが一致すればメモリ診断が正常であること
を示し、不一致であればメモリ診断は異常であることを
示す。どちらの場合にしても、メモリ診断の後処理とし
て、前処理で退避していたデータを特定メモリアドレス
に書き戻し、１つの特定メモリアドレスに対するメモリ
診断を終了する。
【０００３】
【発明が解決しようとする課題】このような従来のメモ
リ診断方法はソフトウェアにより実施されているので、
メモリ診断を実施する前に、診断タスクが実行中に他の
タスクに分岐しないように、割り込みをマスクする必要
があり、このためマルチタスク環境下でのタスク応答性
能が低下する問題点がある。また、キャッシュを内蔵し
たプロセッサの場合には、メモリ診断を実施する前に内
蔵キャッシュの内容をフラッシュして無効にする必要が
あり、このため相当な処理時間を必要とする問題点があ
る。
リ診断方法はソフトウェアにより実施されているので、
メモリ診断を実施する前に、診断タスクが実行中に他の
タスクに分岐しないように、割り込みをマスクする必要
があり、このためマルチタスク環境下でのタスク応答性
能が低下する問題点がある。また、キャッシュを内蔵し
たプロセッサの場合には、メモリ診断を実施する前に内
蔵キャッシュの内容をフラッシュして無効にする必要が
あり、このため相当な処理時間を必要とする問題点があ
る。
【０００４】この発明は、上記のような課題を解決する
ためになされたものであり、メモリ診断中の割り込みマ
スクをする必要がなく、マルチタスク環境下でのタスク
応答性能の低下を防止し、また内蔵キャッシュを持つプ
ロセッサの場合にメモリ診断を実施する前に内蔵キャッ
シュの内容を無効とする処理を不要とすることができる
回路構成要素診断装置を得ることを目的とする。
ためになされたものであり、メモリ診断中の割り込みマ
スクをする必要がなく、マルチタスク環境下でのタスク
応答性能の低下を防止し、また内蔵キャッシュを持つプ
ロセッサの場合にメモリ診断を実施する前に内蔵キャッ
シュの内容を無効とする処理を不要とすることができる
回路構成要素診断装置を得ることを目的とする。
【０００５】また、この発明は、診断を外部バスに対し
て実施する場合、外部バス診断中の割り込みマスクをす
る必要がなく、マルチタスク環境下でのタスク応答性能
の低下を防止し、また、内蔵キャッシュを持つプロセッ
サの場合に外部バス診断を実施する前に内蔵キャッシュ
の内容を無効とする処理を不要とすることができる回路
構成要素診断装置を得ることを目的とする。
て実施する場合、外部バス診断中の割り込みマスクをす
る必要がなく、マルチタスク環境下でのタスク応答性能
の低下を防止し、また、内蔵キャッシュを持つプロセッ
サの場合に外部バス診断を実施する前に内蔵キャッシュ
の内容を無効とする処理を不要とすることができる回路
構成要素診断装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明は、プロセッ
サ１と被診断対象（例えばメモリ４）間を接続するバス
（データバス５，アドレスバス６）を獲得・占有・解放
するバス制御手段（バス獲得インターフェース１２３）
と、診断を実施する被診断対象のテストアドレス値を設
定するテストアドレス設定手段（メモリ診断アドレスレ
ジスタ１２２ａ）と、上記設定されたテストアドレス値
に対応するテストデータを設定するテストデータ設定手
段（メモリ診断データレジスタ１２２ｂ）と、上記バス
制御手段の制御により上記プロセッサ１とは独立して上
記被診断対象のテストアドレスにテストデータを書き込
むテストデータ書込手段（プロセッサバスインターフェ
ース１２１）と、上記バス制御手段の制御により上記プ
ロセッサ１とは独立して上記被診断対象のテストアドレ
スからテストデータを読み出すテストデータ読出手段
（プロセッサバスインターフェース１２１）と、該読み
出されたテストデータを格納するテストデータ格納手段
（テンポラリレジスタ群１２４）と、上記テストデータ
設定手段に設定されたテストデータと上記テストデータ
格納手段に格納されたテストデータとを比較し該格納さ
れたテストデータの正当性を判定するデータ正当性判定
手段（一致検出器１２５）とを備え、該データ正当性判
定手段の判定結果により上記被診断対象の健全性を診断
することを特徴とするものである。
サ１と被診断対象（例えばメモリ４）間を接続するバス
（データバス５，アドレスバス６）を獲得・占有・解放
するバス制御手段（バス獲得インターフェース１２３）
と、診断を実施する被診断対象のテストアドレス値を設
定するテストアドレス設定手段（メモリ診断アドレスレ
ジスタ１２２ａ）と、上記設定されたテストアドレス値
に対応するテストデータを設定するテストデータ設定手
段（メモリ診断データレジスタ１２２ｂ）と、上記バス
制御手段の制御により上記プロセッサ１とは独立して上
記被診断対象のテストアドレスにテストデータを書き込
むテストデータ書込手段（プロセッサバスインターフェ
ース１２１）と、上記バス制御手段の制御により上記プ
ロセッサ１とは独立して上記被診断対象のテストアドレ
スからテストデータを読み出すテストデータ読出手段
（プロセッサバスインターフェース１２１）と、該読み
出されたテストデータを格納するテストデータ格納手段
（テンポラリレジスタ群１２４）と、上記テストデータ
設定手段に設定されたテストデータと上記テストデータ
格納手段に格納されたテストデータとを比較し該格納さ
れたテストデータの正当性を判定するデータ正当性判定
手段（一致検出器１２５）とを備え、該データ正当性判
定手段の判定結果により上記被診断対象の健全性を診断
することを特徴とするものである。
【０００７】第２の発明は、被診断対象のデータ読み出
し時のバリティビットの状態により、被診断対象の診断
を継続させるか強制終了させるかを判定する診断継続終
了判定手段（プロセッサバスインターフェースマスタ１
２１ｂ）を備えたことを特徴とするものである。
し時のバリティビットの状態により、被診断対象の診断
を継続させるか強制終了させるかを判定する診断継続終
了判定手段（プロセッサバスインターフェースマスタ１
２１ｂ）を備えたことを特徴とするものである。
【０００８】第３の発明は、被診断対象のデータ読み出
し時のＥＣＣ(Error Checking andCorrection)ビットの
状態により、被診断対象の診断を継続させるか強制終了
させるかを判定する診断継続終了判定手段（プロセッサ
バスインターフェースマスタ１２１ｂ）を備えたことを
特徴とするものである。
し時のＥＣＣ(Error Checking andCorrection)ビットの
状態により、被診断対象の診断を継続させるか強制終了
させるかを判定する診断継続終了判定手段（プロセッサ
バスインターフェースマスタ１２１ｂ）を備えたことを
特徴とするものである。
【０００９】第４の発明は、被診断対象の連続したアド
レス空間を診断するために、上記プロセッサ１から予め
設定された被診断対象アドレスの先頭アドレス値を格納
する先頭アドレス格納手段（メモリ診断開始アドレスレ
ジスタ１２２ｅ）と、上記プロセッサ１から予め設定さ
れた上記被診断対象アドレスの最終アドレス値を格納す
る最終アドレス格納手段（メモリ診断終了アドレスレジ
スタ１２２ｆ）と、上記先頭アドレスから最終アドレス
のすべての診断を終了したことを上記プロセッサ１に通
知する割り込み手段（割り込み信号１３）と、上記診断
が異常終了したかどうかを上記プロセッサ１に通知する
割り込み手段（割り込み信号１３）とを備えたことを特
徴とするものである。
レス空間を診断するために、上記プロセッサ１から予め
設定された被診断対象アドレスの先頭アドレス値を格納
する先頭アドレス格納手段（メモリ診断開始アドレスレ
ジスタ１２２ｅ）と、上記プロセッサ１から予め設定さ
れた上記被診断対象アドレスの最終アドレス値を格納す
る最終アドレス格納手段（メモリ診断終了アドレスレジ
スタ１２２ｆ）と、上記先頭アドレスから最終アドレス
のすべての診断を終了したことを上記プロセッサ１に通
知する割り込み手段（割り込み信号１３）と、上記診断
が異常終了したかどうかを上記プロセッサ１に通知する
割り込み手段（割り込み信号１３）とを備えたことを特
徴とするものである。
【００１０】第５の発明は、プロセッサ１ａがパリティ
ビット生成及びパリティチェック機能を有している場合
に、被診断対象に対して強制的にパリティエラーを発生
させるための被診断対象アドレスのアドレス値を保持す
るパリティエラー発生アドレス保持手段（メモリエラー
発生アドレスレジスタ１２２ｈ）を設け、上記保持され
た被診断対象アドレスのアドレス値が示す上記被診断対
象のアドレスに対して上記プロセッサ１ａによるパリテ
ィチェックを実施することで、被診断対象のＲＡＳ(Rel
iability Availability and Serviceability)処理の試
験を行うことを特徴とするものである。
ビット生成及びパリティチェック機能を有している場合
に、被診断対象に対して強制的にパリティエラーを発生
させるための被診断対象アドレスのアドレス値を保持す
るパリティエラー発生アドレス保持手段（メモリエラー
発生アドレスレジスタ１２２ｈ）を設け、上記保持され
た被診断対象アドレスのアドレス値が示す上記被診断対
象のアドレスに対して上記プロセッサ１ａによるパリテ
ィチェックを実施することで、被診断対象のＲＡＳ(Rel
iability Availability and Serviceability)処理の試
験を行うことを特徴とするものである。
【００１１】第６の発明では、上記被診断対象はプロセ
ッサ１，１ａに接続されたメモリ４であることを特徴と
するものである。
ッサ１，１ａに接続されたメモリ４であることを特徴と
するものである。
【００１２】第７の発明では、上記被診断対象はプロセ
ッサ１，１ａに接続された外部バス８１であることを特
徴とするものである。
ッサ１，１ａに接続された外部バス８１であることを特
徴とするものである。
【００１３】
実施の形態１．以下、この発明の実施の形態１を図に基
づいて説明する。図１は本実施の形態１に係る回路構成
要素診断装置としてのメモリ診断装置の構成を示すブロ
ック図であり、被診断対象がメモリである場合を示す。
図１において、１は汎用のプロセッサ、２はプロセッサ
１からのメモリ４へのアクセスを制御するメモリコント
ローラであり、プロセッサ１からの下記バスアクセス制
御信号群７を確認し、メモリ４へのメモリ制御信号群９
を制御する。３はプロセッサ１からのメモリ書き込み時
のパリティビット生成とプロセッサ１からのメモリ読み
出し時のパリティチェックを行うパリティジェネレータ
チェッカーである。５はプロセッサ１のアドレスバス、
６はプロセッサ１のデータバスである。７はプロセッサ
１の上記バスアクセス制御信号群であり、プロセッサ１
からのアドレスストローブ信号、ライト・リード信号
や、プロセッサ１へのデータアクノレッジ信号を示す。
８はパリティジェネレータチェッカー３とメモリ４間の
パリティバスであり、１０はパリティチェック状態を示
すパリティチェック状態信号である。１１はプロセッサ
１とメモリ診断装置１２のバス使用権を制御するプロセ
ッサバス使用権制御信号であり、メモリ診断装置１２か
らプロセッサ１へのバス使用要求信号と、プロセッサ１
からのメモリ診断装置１２へのバス使用許可信号とから
なる。
づいて説明する。図１は本実施の形態１に係る回路構成
要素診断装置としてのメモリ診断装置の構成を示すブロ
ック図であり、被診断対象がメモリである場合を示す。
図１において、１は汎用のプロセッサ、２はプロセッサ
１からのメモリ４へのアクセスを制御するメモリコント
ローラであり、プロセッサ１からの下記バスアクセス制
御信号群７を確認し、メモリ４へのメモリ制御信号群９
を制御する。３はプロセッサ１からのメモリ書き込み時
のパリティビット生成とプロセッサ１からのメモリ読み
出し時のパリティチェックを行うパリティジェネレータ
チェッカーである。５はプロセッサ１のアドレスバス、
６はプロセッサ１のデータバスである。７はプロセッサ
１の上記バスアクセス制御信号群であり、プロセッサ１
からのアドレスストローブ信号、ライト・リード信号
や、プロセッサ１へのデータアクノレッジ信号を示す。
８はパリティジェネレータチェッカー３とメモリ４間の
パリティバスであり、１０はパリティチェック状態を示
すパリティチェック状態信号である。１１はプロセッサ
１とメモリ診断装置１２のバス使用権を制御するプロセ
ッサバス使用権制御信号であり、メモリ診断装置１２か
らプロセッサ１へのバス使用要求信号と、プロセッサ１
からのメモリ診断装置１２へのバス使用許可信号とから
なる。
【００１４】メモリ診断装置１２において、プロセッサ
バスインターフェース１２１はプロセッサバスインター
フェーススレーブ１２１ａとプロセッサバスインターフ
ェースマスタ１２１ｂとから構成されており、そのスレ
ーブ１２１ａはプロセッサ１からの特殊レジスタ群１２
２へのアクセスを制御し、そのマスタ１２１ｂはバス獲
得インターフェース１２３によりバスを獲得し、メモリ
４の診断の実行を制御する。特殊レジスタ群１２２にお
いて、１２２ａはプロセッサ１により情報が設定される
特殊レジスタであり、メモリ診断を実施するメモリ４の
アドレスのアドレス値を保持するメモリ診断アドレスレ
ジスタである。１２２ｂはプロセッサ１により情報が設
定される特殊レジスタであり、メモリ診断を実施する時
のメモリ４に書き込むテストデータを保持するメモリ診
断データレジスタである。１２２ｃはプロセッサ１に対
してメモリ診断の実行状態（異常終了、実行中）を示す
ためのメモリ診断状態レジスタである。１２２ｄはプロ
セッサ１からのメモリ診断装置１２に診断の開始を通知
するためのメモリ診断起動レジスタである。
バスインターフェース１２１はプロセッサバスインター
フェーススレーブ１２１ａとプロセッサバスインターフ
ェースマスタ１２１ｂとから構成されており、そのスレ
ーブ１２１ａはプロセッサ１からの特殊レジスタ群１２
２へのアクセスを制御し、そのマスタ１２１ｂはバス獲
得インターフェース１２３によりバスを獲得し、メモリ
４の診断の実行を制御する。特殊レジスタ群１２２にお
いて、１２２ａはプロセッサ１により情報が設定される
特殊レジスタであり、メモリ診断を実施するメモリ４の
アドレスのアドレス値を保持するメモリ診断アドレスレ
ジスタである。１２２ｂはプロセッサ１により情報が設
定される特殊レジスタであり、メモリ診断を実施する時
のメモリ４に書き込むテストデータを保持するメモリ診
断データレジスタである。１２２ｃはプロセッサ１に対
してメモリ診断の実行状態（異常終了、実行中）を示す
ためのメモリ診断状態レジスタである。１２２ｄはプロ
セッサ１からのメモリ診断装置１２に診断の開始を通知
するためのメモリ診断起動レジスタである。
【００１５】１２４はメモリ４から読み出したデータを
一時的に格納するテンポラリレジスタ群であり、テンポ
ラリレジスタ１２４ａとテンポラリレジスタ１２４ｂの
２つのレジスタからなる。１２５はテンポラリレジスタ
１２４ｂの値とメモリ診断レジスタ１２２ｂの値との比
較を行う一致検出器である。
一時的に格納するテンポラリレジスタ群であり、テンポ
ラリレジスタ１２４ａとテンポラリレジスタ１２４ｂの
２つのレジスタからなる。１２５はテンポラリレジスタ
１２４ｂの値とメモリ診断レジスタ１２２ｂの値との比
較を行う一致検出器である。
【００１６】次に動作について説明する。メモリ４の診
断を実施するに先だってプロセッサ１からメモリ診断装
置１２の特殊レジスタ１２２群に診断の実行に必要な情
報を設定する必要がある。設定に際してプロセッサ１
は、アドレスバス６とデータバス５を獲得すると共に、
バスアクセス制御信号群７を出力する。プロセッサバス
インターフェーススレーブ１２１ａはバスアクセス制御
信号群７とアドレスバス６とにより特殊レジスタ群１２
２のレジスタをそれぞれ選択してアクセスしていく。こ
れにより、メモリ診断アドレスレジスタ１２２ａには診
断を実施するテストメモリ４のアドレス値が設定され、
メモリ診断データレジスタ１２２ｂにはそのテストアド
レス値に対応するテストデータが設定される。その後、
メモリ診断起動レジスタ１２２ｃへの診断起動情報の書
き込みにより、メモリ診断状態レジスタ１２２ｃに診断
中ビットがセットされ、メモリ診断が開始される。
断を実施するに先だってプロセッサ１からメモリ診断装
置１２の特殊レジスタ１２２群に診断の実行に必要な情
報を設定する必要がある。設定に際してプロセッサ１
は、アドレスバス６とデータバス５を獲得すると共に、
バスアクセス制御信号群７を出力する。プロセッサバス
インターフェーススレーブ１２１ａはバスアクセス制御
信号群７とアドレスバス６とにより特殊レジスタ群１２
２のレジスタをそれぞれ選択してアクセスしていく。こ
れにより、メモリ診断アドレスレジスタ１２２ａには診
断を実施するテストメモリ４のアドレス値が設定され、
メモリ診断データレジスタ１２２ｂにはそのテストアド
レス値に対応するテストデータが設定される。その後、
メモリ診断起動レジスタ１２２ｃへの診断起動情報の書
き込みにより、メモリ診断状態レジスタ１２２ｃに診断
中ビットがセットされ、メモリ診断が開始される。
【００１７】まず、プロセッサ１からのメモリ診断起動
レジスタ１２２ｄへの診断起動情報の書き込みにより、
バス獲得インターフェース１２３がプロセッサ１に対し
てバス獲得要求を出力する。これに応答してプロセッサ
１からバス獲得許可信号が出力されると、バス獲得イン
ターフェース１２３はプロセッサバスインターフェース
マスタ１２１ｂを起動する。プロセッサバスインターフ
ェースマスタ１２１ｂはメモリ診断アドレスレジスタ１
２２ａに格納されているテストアドレス値をアドレスバ
ス６に出力し、バスアクセス制御信号群７を読み出し用
信号として出力することにより、メモリコントローラ２
にメモリ読み出しを要求する。メモリコントローラ２は
メモリ４に対してメモリ制御信号群９を出力する。メモ
リ４はメモリ制御信号群９が入力されることにより、デ
ータバス５とパリティバス８にテストデータとパリティ
ビットを出力する。
レジスタ１２２ｄへの診断起動情報の書き込みにより、
バス獲得インターフェース１２３がプロセッサ１に対し
てバス獲得要求を出力する。これに応答してプロセッサ
１からバス獲得許可信号が出力されると、バス獲得イン
ターフェース１２３はプロセッサバスインターフェース
マスタ１２１ｂを起動する。プロセッサバスインターフ
ェースマスタ１２１ｂはメモリ診断アドレスレジスタ１
２２ａに格納されているテストアドレス値をアドレスバ
ス６に出力し、バスアクセス制御信号群７を読み出し用
信号として出力することにより、メモリコントローラ２
にメモリ読み出しを要求する。メモリコントローラ２は
メモリ４に対してメモリ制御信号群９を出力する。メモ
リ４はメモリ制御信号群９が入力されることにより、デ
ータバス５とパリティバス８にテストデータとパリティ
ビットを出力する。
【００１８】診断継続終了判定手段としてのプロセッサ
バスインターフェースマスタ１２１ｂは、そのデータバ
ス５上のテストデータをテンポラリレジスタ１２４ａに
格納し、パリティジェネレータチェッカー３からのパリ
ティチェック状態信号１０をチェックし、エラーなしな
らばメモリ診断を継続し、エラーならばメモリ診断状態
レジスタ１２２ｃに異常終了を示すビットをセットし、
データバス５及びアドレスバス６を解放することにより
メモリ診断を強制終了する。メモリ診断継続の場合、プ
ロセッサバスインターフェースマスタ１２ｂは、メモリ
診断データレジスタ１２２ｂに格納されているテストデ
ータをデータバス５に出力し、バスアクセス制御信号群
７を書き込み用信号として出力する。メモリコントロー
ラ２はメモリ制御信号群９を書き込み用信号として出力
し、メモリ４にテストデータの書き込みを実施する。こ
の時、パリティジェネレータチェッカー３はデータバス
５の値からパリティバス８へのパリティビットを生成す
る。
バスインターフェースマスタ１２１ｂは、そのデータバ
ス５上のテストデータをテンポラリレジスタ１２４ａに
格納し、パリティジェネレータチェッカー３からのパリ
ティチェック状態信号１０をチェックし、エラーなしな
らばメモリ診断を継続し、エラーならばメモリ診断状態
レジスタ１２２ｃに異常終了を示すビットをセットし、
データバス５及びアドレスバス６を解放することにより
メモリ診断を強制終了する。メモリ診断継続の場合、プ
ロセッサバスインターフェースマスタ１２ｂは、メモリ
診断データレジスタ１２２ｂに格納されているテストデ
ータをデータバス５に出力し、バスアクセス制御信号群
７を書き込み用信号として出力する。メモリコントロー
ラ２はメモリ制御信号群９を書き込み用信号として出力
し、メモリ４にテストデータの書き込みを実施する。こ
の時、パリティジェネレータチェッカー３はデータバス
５の値からパリティバス８へのパリティビットを生成す
る。
【００１９】引き続き、プロセッサバスインターフェー
スマスタ１２１ｂはメモリ４からテストデータの読み出
しを行い、その読み出しデータをテンポラリレジスタ１
２４１ｂに格納し、パリティジェネレータチェッカー３
からのパリティチェック状態信号１０をチェックし、エ
ラーならばメモリ診断状態レジスタ１２２ｃに異常終了
を示すビットをセットする。次に、一致検出器１２５に
よりテンポラリレジスタ１２４ｂの値とメモリ診断デー
タレジスタ１２２ｂの値を比較する。そして両者が一致
しない場合には、メモリ診断状態レジスタ１２２ｃに異
常終了を示すビットをセットする。引き続き、プロセッ
サバスインターフェースマスタ１２１ｂはテンポラリレ
ジスタ１２４ａの値をデータバス５に出力し、バスアク
セス制御信号群７を書き込みとして出力し、メモリ診断
を実施したメモリ４の状態を復元し、データバス５及び
アドレバス６を解放し、メモリ診断状態レジスタ１２２
ｃのメモリ診断実行中ビットをリセットし、一連のメモ
リ診断実行を終了する。
スマスタ１２１ｂはメモリ４からテストデータの読み出
しを行い、その読み出しデータをテンポラリレジスタ１
２４１ｂに格納し、パリティジェネレータチェッカー３
からのパリティチェック状態信号１０をチェックし、エ
ラーならばメモリ診断状態レジスタ１２２ｃに異常終了
を示すビットをセットする。次に、一致検出器１２５に
よりテンポラリレジスタ１２４ｂの値とメモリ診断デー
タレジスタ１２２ｂの値を比較する。そして両者が一致
しない場合には、メモリ診断状態レジスタ１２２ｃに異
常終了を示すビットをセットする。引き続き、プロセッ
サバスインターフェースマスタ１２１ｂはテンポラリレ
ジスタ１２４ａの値をデータバス５に出力し、バスアク
セス制御信号群７を書き込みとして出力し、メモリ診断
を実施したメモリ４の状態を復元し、データバス５及び
アドレバス６を解放し、メモリ診断状態レジスタ１２２
ｃのメモリ診断実行中ビットをリセットし、一連のメモ
リ診断実行を終了する。
【００２０】本メモリ診断装置１２のソフトウェアの処
理としては、図２に示すようにメモリ診断アドレス設定
レジスタ１２２ａへのアドレス値の設定（ステップ２
１）と、メモリ診断データレジスタ１２２ｂへのテスト
データの設定（ステップ２２）を行い、メモリ診断起動
レジスタ１２２ｄへの診断起動情報の設定（ステップ２
３）によりメモリ診断装置１２を起動する。その後、メ
モリ診断状態レジスタ１２２ｃの診断実行中ビットがリ
セットされるまでポーリングを実施する。診断実行中ビ
ットがリセットされると終了状態の確認を行い（ステッ
プ２４）、正常終了でテスト継続ならステップ２１にも
どり、異常終了ならシステムとしてのエラー処理を実行
することになる。
理としては、図２に示すようにメモリ診断アドレス設定
レジスタ１２２ａへのアドレス値の設定（ステップ２
１）と、メモリ診断データレジスタ１２２ｂへのテスト
データの設定（ステップ２２）を行い、メモリ診断起動
レジスタ１２２ｄへの診断起動情報の設定（ステップ２
３）によりメモリ診断装置１２を起動する。その後、メ
モリ診断状態レジスタ１２２ｃの診断実行中ビットがリ
セットされるまでポーリングを実施する。診断実行中ビ
ットがリセットされると終了状態の確認を行い（ステッ
プ２４）、正常終了でテスト継続ならステップ２１にも
どり、異常終了ならシステムとしてのエラー処理を実行
することになる。
【００２１】このように本実施の形態１によれば、プロ
セッサとは独立してメモリ診断を行うことができるの
で、従来のソフトウェアによる診断で問題であった割り
込みマスクを実施する必要がなくなり、マルチタスク環
境下でのタスク応答性能の低下を防止できる。また、プ
ロセッサが内蔵キャッシュを持つ場合はメモリ診断を実
施する前に内蔵キャッシュを無効とする処理をなくする
ことができ、処理時間の短縮を図れる。また、メモリ読
み出し時のパリティビットの状態により、メモリ診断を
継続させるか強制終了させるかを判定するので、メモリ
診断の信頼性が向上する。
セッサとは独立してメモリ診断を行うことができるの
で、従来のソフトウェアによる診断で問題であった割り
込みマスクを実施する必要がなくなり、マルチタスク環
境下でのタスク応答性能の低下を防止できる。また、プ
ロセッサが内蔵キャッシュを持つ場合はメモリ診断を実
施する前に内蔵キャッシュを無効とする処理をなくする
ことができ、処理時間の短縮を図れる。また、メモリ読
み出し時のパリティビットの状態により、メモリ診断を
継続させるか強制終了させるかを判定するので、メモリ
診断の信頼性が向上する。
【００２２】実施の形態２．図３は、この発明の実施の
形態２に係る回路構成要素診断装置としてのメモリ診断
装置の構成を示すブロック図である。図３において、図
１に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図３において、３ａはプロセ
ッサ１からのメモリ書き込み時のＥＣＣビット８ａの生
成とプロセッサ１からのメモリ読み出し時のＥＣＣバス
８ａのＥＣＣビットとメモリデータバス８ｂの値とをチ
ェックし、両者の比較結果が１ビットエラーならエラー
訂正してデータバス５に正常なデータを出力し、２ビッ
トエラーならＥＣＣ２ビットエラー発生状態信号１０ａ
を出力するＥＣＣジェネレータチェッカーである。本実
施の形態１におけるメモリ診断装置１２では、パリティ
ビットの代わりにＥＣＣビットを用いて実施の形態１と
同様、メモリ診断の信頼性の向上を図っている。メモリ
４の１ビットエラー発生時にはそのことを無視し、２ビ
ットエラー発生時の場合には、実施の形態１のパリティ
エラー発生時と同様の動作をする。また、本実施の形態
２におけるソフトウェアの処理は実施の形態１と同様で
ある。
形態２に係る回路構成要素診断装置としてのメモリ診断
装置の構成を示すブロック図である。図３において、図
１に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図３において、３ａはプロセ
ッサ１からのメモリ書き込み時のＥＣＣビット８ａの生
成とプロセッサ１からのメモリ読み出し時のＥＣＣバス
８ａのＥＣＣビットとメモリデータバス８ｂの値とをチ
ェックし、両者の比較結果が１ビットエラーならエラー
訂正してデータバス５に正常なデータを出力し、２ビッ
トエラーならＥＣＣ２ビットエラー発生状態信号１０ａ
を出力するＥＣＣジェネレータチェッカーである。本実
施の形態１におけるメモリ診断装置１２では、パリティ
ビットの代わりにＥＣＣビットを用いて実施の形態１と
同様、メモリ診断の信頼性の向上を図っている。メモリ
４の１ビットエラー発生時にはそのことを無視し、２ビ
ットエラー発生時の場合には、実施の形態１のパリティ
エラー発生時と同様の動作をする。また、本実施の形態
２におけるソフトウェアの処理は実施の形態１と同様で
ある。
【００２３】次に動作について説明する。メモリ４の診
断を実施するるに先だってプロセッサ１からメモリ診断
装置１２の特殊レジスタ１２２群に診断の実行に必要な
情報を設定する必要がある。設定に際してプロセッサ１
は、アドレスバス６とデータバス５を獲得すると共に、
バスアクセス制御信号群７を出力する。プロセッサバス
インターフェーススレーブ１２１ａはバスアクセス制御
信号群７とアドレスバス６とにより特殊レジスタ群１２
２のレジスタをそれぞれ選択してアクセスしていく。こ
れによりメモリ診断アドレスレジスタ１２２ａには診断
を実施するメモリ４のテストアドレス値が設定され、メ
モリ診断データレジスタ１２２ｂには、そのテストアド
レスに対応するテストデータが設定される。その後、メ
モリ診断起動レジスタ１２２ｄへの診断起動情報の書き
込みにより、メモリ診断状態レジスタ１２２ｃに診断中
ビットがセットされ、メモリ診断が開始される。
断を実施するるに先だってプロセッサ１からメモリ診断
装置１２の特殊レジスタ１２２群に診断の実行に必要な
情報を設定する必要がある。設定に際してプロセッサ１
は、アドレスバス６とデータバス５を獲得すると共に、
バスアクセス制御信号群７を出力する。プロセッサバス
インターフェーススレーブ１２１ａはバスアクセス制御
信号群７とアドレスバス６とにより特殊レジスタ群１２
２のレジスタをそれぞれ選択してアクセスしていく。こ
れによりメモリ診断アドレスレジスタ１２２ａには診断
を実施するメモリ４のテストアドレス値が設定され、メ
モリ診断データレジスタ１２２ｂには、そのテストアド
レスに対応するテストデータが設定される。その後、メ
モリ診断起動レジスタ１２２ｄへの診断起動情報の書き
込みにより、メモリ診断状態レジスタ１２２ｃに診断中
ビットがセットされ、メモリ診断が開始される。
【００２４】まず、プロセッサ１からのメモリ診断起動
レジスタ１２２ｄへの診断起動情報の書き込みにより、
バス獲得インターフェース１２３がプロセッサ１に対し
てバス獲得要求を出力する。これに応答してプロセッサ
１からバス獲得許可信号が出力されると、バス獲得イン
ターフェース１２３はプロセッサバスインターフェース
マスタ１２１ｂを起動する。プロセッサバスインターフ
ェースマスタ１２１ｂはメモリ診断アドレスレジスタ１
２２ａに格納されているテストアドレス値をアドレスバ
ス６に出力し、バスアクセス制御信号群７を読み出し用
信号として出力することにより、メモリコントローラ２
にメモリ読み出しを要求する。メモリコントローラ２は
メモリ４に対してメモリ制御信号群９を出力する。メモ
リ４はメモリ制御信号群９が入力されることにより、デ
ータバス５とＥＣＣバス８ａにテストデータとＥＣＣビ
ットを出力する。診断継続終了判定手段としてのプロセ
ッサバスインターフェースマスタ１２１ｂは、そのデー
タバス５上のテストデータをテンポラリレジスタ１２４
ａに格納し、ＥＣＣジェネレアタチェッカー３ａからの
ＥＣＣ２ビットエラーを発生状態信号１０ａをチェック
し、エラーなしならばメモリ診断を継続し、エラーなら
ばメモリ診断状態レジスタ１２２ｃに異常終了を示すビ
ットをセットし、データバス５及びアドレスバス６を解
放することによりメモリ診断を強制終了する。メモリ診
断継続の場合、プロセッサバスインターフェースマスタ
１２１ｂは、メモリ診断データレジスタ１２２ｂに格納
されているテストデータをデータバス５に出力し、バス
アクセス制御信号群７を書き込み用信号として出力す
る。メモリコントローラ２はメモリ制御信号群９を書き
込み用信号として出力し、メモリ４にテストデータの書
き込みを実施する。この時、ＥＣＣジェネレータチェッ
カー３ａはデータバス５の値からＥＣＣバス８ａ上のＥ
ＣＣビットを生成する。引き続き、プロセッサバスイン
ターフェースマスタ１２１ｂはメモリ４からテストデー
タの読み出しを行い、その読み出しデータをテンポネラ
リレジスタ１２４ｂに格納し、ＥＣＣジェネレータチェ
ッカー３ａからのＥＣＣ２ビットエラー発生状態信号１
０ａをチェックし、エラーならばメモリ診断状態レジス
タ１２２ｃに異常終了を示すビットをセットする。次
に、一致検出器１２５によりテンポラリレジスタ１２４
ｂの値とメモリ診断データレジスタ１２２ｂの値を比較
する。そして両者が一致しない場合には、メモリ診断状
態レジスタ１２２ｃに異常終了を示すビットをセットす
る。引き続き、プロセッサバスインターフェースマスタ
１２１ｂはテンポラリレジスタ１２４ａの値をデータバ
ス５に出力し、バスアクセス制御信号群７を書き込みと
して出力し、メモリ診断を実施したメモリ４の状態を復
元し、データバス５及びアドレスバス６を解放し、メモ
リ診断状態レジスタ１２２ｃのメモリ診断実行中ビット
をリセットし、一連のメモリ診断実行を終了する。
レジスタ１２２ｄへの診断起動情報の書き込みにより、
バス獲得インターフェース１２３がプロセッサ１に対し
てバス獲得要求を出力する。これに応答してプロセッサ
１からバス獲得許可信号が出力されると、バス獲得イン
ターフェース１２３はプロセッサバスインターフェース
マスタ１２１ｂを起動する。プロセッサバスインターフ
ェースマスタ１２１ｂはメモリ診断アドレスレジスタ１
２２ａに格納されているテストアドレス値をアドレスバ
ス６に出力し、バスアクセス制御信号群７を読み出し用
信号として出力することにより、メモリコントローラ２
にメモリ読み出しを要求する。メモリコントローラ２は
メモリ４に対してメモリ制御信号群９を出力する。メモ
リ４はメモリ制御信号群９が入力されることにより、デ
ータバス５とＥＣＣバス８ａにテストデータとＥＣＣビ
ットを出力する。診断継続終了判定手段としてのプロセ
ッサバスインターフェースマスタ１２１ｂは、そのデー
タバス５上のテストデータをテンポラリレジスタ１２４
ａに格納し、ＥＣＣジェネレアタチェッカー３ａからの
ＥＣＣ２ビットエラーを発生状態信号１０ａをチェック
し、エラーなしならばメモリ診断を継続し、エラーなら
ばメモリ診断状態レジスタ１２２ｃに異常終了を示すビ
ットをセットし、データバス５及びアドレスバス６を解
放することによりメモリ診断を強制終了する。メモリ診
断継続の場合、プロセッサバスインターフェースマスタ
１２１ｂは、メモリ診断データレジスタ１２２ｂに格納
されているテストデータをデータバス５に出力し、バス
アクセス制御信号群７を書き込み用信号として出力す
る。メモリコントローラ２はメモリ制御信号群９を書き
込み用信号として出力し、メモリ４にテストデータの書
き込みを実施する。この時、ＥＣＣジェネレータチェッ
カー３ａはデータバス５の値からＥＣＣバス８ａ上のＥ
ＣＣビットを生成する。引き続き、プロセッサバスイン
ターフェースマスタ１２１ｂはメモリ４からテストデー
タの読み出しを行い、その読み出しデータをテンポネラ
リレジスタ１２４ｂに格納し、ＥＣＣジェネレータチェ
ッカー３ａからのＥＣＣ２ビットエラー発生状態信号１
０ａをチェックし、エラーならばメモリ診断状態レジス
タ１２２ｃに異常終了を示すビットをセットする。次
に、一致検出器１２５によりテンポラリレジスタ１２４
ｂの値とメモリ診断データレジスタ１２２ｂの値を比較
する。そして両者が一致しない場合には、メモリ診断状
態レジスタ１２２ｃに異常終了を示すビットをセットす
る。引き続き、プロセッサバスインターフェースマスタ
１２１ｂはテンポラリレジスタ１２４ａの値をデータバ
ス５に出力し、バスアクセス制御信号群７を書き込みと
して出力し、メモリ診断を実施したメモリ４の状態を復
元し、データバス５及びアドレスバス６を解放し、メモ
リ診断状態レジスタ１２２ｃのメモリ診断実行中ビット
をリセットし、一連のメモリ診断実行を終了する。
【００２５】このように本実施の形態２によれば、プロ
セッサとは独立してメモリ診断を行うことができるの
で、従来のソフトウェアによる診断で問題であった割り
込みマスクを実施する必要がなくなり、マルチタスク環
境下でのタスク応答性能の低下を防止できる。また、プ
ロセッサが内蔵キャッシュを持つ場合はメモリ診断を実
施する前に内蔵キャッシュを無効とする処理をなくすこ
とができ、処理時間の短縮を図れる。また、メモリ読み
出し時のＥＣＣビットの状態により、メモリ診断を継続
させるか強制終了させるかを判定するので、メモリ診断
の信頼性が更に向上する。
セッサとは独立してメモリ診断を行うことができるの
で、従来のソフトウェアによる診断で問題であった割り
込みマスクを実施する必要がなくなり、マルチタスク環
境下でのタスク応答性能の低下を防止できる。また、プ
ロセッサが内蔵キャッシュを持つ場合はメモリ診断を実
施する前に内蔵キャッシュを無効とする処理をなくすこ
とができ、処理時間の短縮を図れる。また、メモリ読み
出し時のＥＣＣビットの状態により、メモリ診断を継続
させるか強制終了させるかを判定するので、メモリ診断
の信頼性が更に向上する。
【００２６】実施の形態３．図４はこの発明の実施の形
態３に係る回路構成要素診断装置としてのメモリ診断装
置の構成を示すブロック図である。図４において、図１
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。図４において、１２２ｅは実施の
形態１で述べたメモリ診断アドレスレジスタ１２２ａの
機能を有すると共に、１つのメモリアドレスの診断が終
了するとメモリデータ幅分のアドレス値が加算されて得
られるメモリ診断開始アドレスを保持するメモリ診断開
始アドレスレジスタであり、１２２ｆはプロセッサ１か
ら設定され、メモリ診断の終了アドレスを保持するメモ
リ診断終了アドレスレジスタである。メモリ診断開始ア
ドレスレジスタ１２２ｅの値とメモリ診断終了アドレス
レジスタ１２２ｆの値とが比較され、両者が一致すると
診断の終了がプロセッサ１に通知される。１３はメモリ
診断状態レジスタ１２２ｃの診断中ビットがリセットさ
れた時、もしくは異常終了した時に出力される割り込み
信号であり、この割り込み信号１３によりメモリ診断終
了がプロセッサ１に通知される。
態３に係る回路構成要素診断装置としてのメモリ診断装
置の構成を示すブロック図である。図４において、図１
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。図４において、１２２ｅは実施の
形態１で述べたメモリ診断アドレスレジスタ１２２ａの
機能を有すると共に、１つのメモリアドレスの診断が終
了するとメモリデータ幅分のアドレス値が加算されて得
られるメモリ診断開始アドレスを保持するメモリ診断開
始アドレスレジスタであり、１２２ｆはプロセッサ１か
ら設定され、メモリ診断の終了アドレスを保持するメモ
リ診断終了アドレスレジスタである。メモリ診断開始ア
ドレスレジスタ１２２ｅの値とメモリ診断終了アドレス
レジスタ１２２ｆの値とが比較され、両者が一致すると
診断の終了がプロセッサ１に通知される。１３はメモリ
診断状態レジスタ１２２ｃの診断中ビットがリセットさ
れた時、もしくは異常終了した時に出力される割り込み
信号であり、この割り込み信号１３によりメモリ診断終
了がプロセッサ１に通知される。
【００２７】次に動作について説明する。メモリ診断を
実施するに先だって、プロセッサ１はメモリ診断開始ア
ドレスレジスタ１２２ｅには診断を実施する開始アドレ
ス値を設定し、メモリ診断終了アドレスレジスタ１２２
ｆに診断を実施する最終アドレス値を設定する。メモリ
診断データレジスタ１２２ｂには実施の形態１と同様に
テストデータ値を設定する。その後、メモリ診断起動レ
ジスタ１２２ｄへの診断起動情報の書き込みによりメモ
リ診断装置１２が起動する。この後、プロセッサ１は割
り込み信号１３がアサートされるまで他の処理を実施で
きる。
実施するに先だって、プロセッサ１はメモリ診断開始ア
ドレスレジスタ１２２ｅには診断を実施する開始アドレ
ス値を設定し、メモリ診断終了アドレスレジスタ１２２
ｆに診断を実施する最終アドレス値を設定する。メモリ
診断データレジスタ１２２ｂには実施の形態１と同様に
テストデータ値を設定する。その後、メモリ診断起動レ
ジスタ１２２ｄへの診断起動情報の書き込みによりメモ
リ診断装置１２が起動する。この後、プロセッサ１は割
り込み信号１３がアサートされるまで他の処理を実施で
きる。
【００２８】メモリ診断起動レジスタ１２２ｄへの診断
起動情報の書き込みにより起動されたメモリ診断装置１
２は、メモリ診断状態レジスタ１２２ｃに診断中ビット
をセットし、メモリ診断を開始する。１つのメモリアド
レスに関する診断時のメモリ診断装置１２の動作につい
ては実施の形態１で説明した通りである。実施の形態１
との違いは１つのメモリアドレスの診断終了では診断終
了とならないことである。プロセッサバスインターフェ
ースマスタ１２１ｂは、１つのメモリアドレス診断が正
常とすると、一旦データバス５とアドレスバス６を解放
する。プロセッサバスインターフェーススレーブ１２１
ａは、メモリ診断終了アドレスレジスタ１２２ｆの値と
メモリ診断開始アドレスレジスタ１２２ｅの値を比較
し、両者が一致しない場合にはメモリ診断開始アドレス
レジスタ１２２ｅにメモリ幅分のアドレス値を加算す
る。引き続き、プロセッサバスインターフェースマスタ
１２１ｂは、バス要求を出し、そのメモリ診断開始アド
レスレジスタ１２２ｅが示すメモリアドレスの診断を実
施の形態１に示す方法により継続実行する。１つのメモ
リアドレスが正常終了し、メモリ診断開始アドレスレジ
スタ１２２ｅの値とメモリ診断終了レジスタ１２２ｆの
値が一致した場合にメモリ診断状態レジスタ１２２ｃの
実行中ビットをリセットし、割り込み信号１３をプロセ
ッサ１へ出力する。
起動情報の書き込みにより起動されたメモリ診断装置１
２は、メモリ診断状態レジスタ１２２ｃに診断中ビット
をセットし、メモリ診断を開始する。１つのメモリアド
レスに関する診断時のメモリ診断装置１２の動作につい
ては実施の形態１で説明した通りである。実施の形態１
との違いは１つのメモリアドレスの診断終了では診断終
了とならないことである。プロセッサバスインターフェ
ースマスタ１２１ｂは、１つのメモリアドレス診断が正
常とすると、一旦データバス５とアドレスバス６を解放
する。プロセッサバスインターフェーススレーブ１２１
ａは、メモリ診断終了アドレスレジスタ１２２ｆの値と
メモリ診断開始アドレスレジスタ１２２ｅの値を比較
し、両者が一致しない場合にはメモリ診断開始アドレス
レジスタ１２２ｅにメモリ幅分のアドレス値を加算す
る。引き続き、プロセッサバスインターフェースマスタ
１２１ｂは、バス要求を出し、そのメモリ診断開始アド
レスレジスタ１２２ｅが示すメモリアドレスの診断を実
施の形態１に示す方法により継続実行する。１つのメモ
リアドレスが正常終了し、メモリ診断開始アドレスレジ
スタ１２２ｅの値とメモリ診断終了レジスタ１２２ｆの
値が一致した場合にメモリ診断状態レジスタ１２２ｃの
実行中ビットをリセットし、割り込み信号１３をプロセ
ッサ１へ出力する。
【００２９】メモリ診断中に実施の形態１で示すパリテ
ィエラーが発生した場合、実施の形態１と同様にメモリ
診断を強制終了するが、この時、メモリ診断状態レジス
タ１２２ｃに異常終了ビットをセットし、割り込み信号
１３を出力する。割り込み信号１３を検出したプロセッ
サ１は、メモリ診断状態レジスタ１２２ｃを読み出し、
メモリ診断が正常であったか、異常であったかを知るこ
とになる。
ィエラーが発生した場合、実施の形態１と同様にメモリ
診断を強制終了するが、この時、メモリ診断状態レジス
タ１２２ｃに異常終了ビットをセットし、割り込み信号
１３を出力する。割り込み信号１３を検出したプロセッ
サ１は、メモリ診断状態レジスタ１２２ｃを読み出し、
メモリ診断が正常であったか、異常であったかを知るこ
とになる。
【００３０】ソフトウェアの処理としては、図５に示す
ようにメモリ診断開始アドレスレジスタ１２２ｅへの開
始アドレス値の設定（ステップ５１）と、メモリ診断終
了アドレスレジスタ１２２ｆへの終了アドレス値の設定
（ステップ５２）と、メモリ診断データレジスタ１２２
ｂへのデータの設定（ステップ５３）を行い、メモリ診
断起動レジスタ１２２ｄへの診断起動情報の設定（ステ
ップ５４）によりメモリ診断装置１２を起動する。その
後、プロセッサ１は、割り込み１３を検出するまで他の
処理を実施することができる（ステップ５５）。プロセ
ッサ１は、割り込み１３を検出すると、メモリ診断状態
レジスタ１２２ｃの内容を読み出し（ステップ５６）、
メモリ診断が異常で終了したかどうか知ることになり、
異常終了ならシステムとしてのエラー処理を実行するこ
とになる（ステップ５７）。
ようにメモリ診断開始アドレスレジスタ１２２ｅへの開
始アドレス値の設定（ステップ５１）と、メモリ診断終
了アドレスレジスタ１２２ｆへの終了アドレス値の設定
（ステップ５２）と、メモリ診断データレジスタ１２２
ｂへのデータの設定（ステップ５３）を行い、メモリ診
断起動レジスタ１２２ｄへの診断起動情報の設定（ステ
ップ５４）によりメモリ診断装置１２を起動する。その
後、プロセッサ１は、割り込み１３を検出するまで他の
処理を実施することができる（ステップ５５）。プロセ
ッサ１は、割り込み１３を検出すると、メモリ診断状態
レジスタ１２２ｃの内容を読み出し（ステップ５６）、
メモリ診断が異常で終了したかどうか知ることになり、
異常終了ならシステムとしてのエラー処理を実行するこ
とになる（ステップ５７）。
【００３１】このように本実施の形態３によれば、プロ
セッサとは独立してメモリ診断を行うことができるの
で、従来のソフトウェアによる診断で問題であった割り
込みマスクを実施する必要がなくなり、マルチタスク環
境下でのタスク応答性能の低下を防止できる。また、プ
ロセッサが内蔵キャッシュを持つ場合はメモリ診断を実
施する前に内蔵キャッシュを無効とする処理をなくすこ
とができ、処理時間の短縮を図れる。また、メモリ読み
出し時のパリティビットの状態により、メモリ診断を継
続させるか強制終了させるかを判定するので、メモリ診
断の信頼性が向上する。また、連続したメモリアドレス
を診断するために、予めメモリの先頭アドレスと最終ア
ドレスを設定し、すべてのメモリアドレスの診断を終了
したことをプロセッサに通知すると共に、メモリ診断が
異常終了したかどうかをプロセッサに通知するようにし
たので、プロセッサからの１回の起動により、広いメモ
リアドレス空間の診断をプロセッサとは独立して診断す
ることができ、これによりプロセッサは他の処理を実行
でき、システムのスループットが向上する。
セッサとは独立してメモリ診断を行うことができるの
で、従来のソフトウェアによる診断で問題であった割り
込みマスクを実施する必要がなくなり、マルチタスク環
境下でのタスク応答性能の低下を防止できる。また、プ
ロセッサが内蔵キャッシュを持つ場合はメモリ診断を実
施する前に内蔵キャッシュを無効とする処理をなくすこ
とができ、処理時間の短縮を図れる。また、メモリ読み
出し時のパリティビットの状態により、メモリ診断を継
続させるか強制終了させるかを判定するので、メモリ診
断の信頼性が向上する。また、連続したメモリアドレス
を診断するために、予めメモリの先頭アドレスと最終ア
ドレスを設定し、すべてのメモリアドレスの診断を終了
したことをプロセッサに通知すると共に、メモリ診断が
異常終了したかどうかをプロセッサに通知するようにし
たので、プロセッサからの１回の起動により、広いメモ
リアドレス空間の診断をプロセッサとは独立して診断す
ることができ、これによりプロセッサは他の処理を実行
でき、システムのスループットが向上する。
【００３２】実施の形態４．図６はこの発明の実施の形
態４に係る回路構成要素診断装置としてのメモリ診断装
置の構成を示すブロック図である。図６において、図１
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。図６において、１ａはパリティビ
ット生成及びパリティチェックの機能を有し、パリティ
バス８が追加されているプロセッサであり、バスアクセ
ス時にパリティビット生成及びパリティチェックを実施
する。１２１ｃはメモリ診断装置１２がマスタとなりメ
モリ４にアクセスする時のバスアクセスを制御するプロ
セッサバスインターフェースマスタである。１２２ｈは
メモリ４にパリティエラーを発生させるアドレス値を保
持するメモリエラー発生アドレスレジスタである。１２
２ｉはパリティエラーを強制的に発生させている状態を
示す情報を保持するメモリエラー発生状態レジスタであ
り、その情報は実行中ビットと異常終了ビットからな
る。１２２ｊはプロセッサ１ａからのメモリ診断装置１
２へのパリティエラー強制発生を指示するメモリエラー
発生起動レジスタである。
態４に係る回路構成要素診断装置としてのメモリ診断装
置の構成を示すブロック図である。図６において、図１
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。図６において、１ａはパリティビ
ット生成及びパリティチェックの機能を有し、パリティ
バス８が追加されているプロセッサであり、バスアクセ
ス時にパリティビット生成及びパリティチェックを実施
する。１２１ｃはメモリ診断装置１２がマスタとなりメ
モリ４にアクセスする時のバスアクセスを制御するプロ
セッサバスインターフェースマスタである。１２２ｈは
メモリ４にパリティエラーを発生させるアドレス値を保
持するメモリエラー発生アドレスレジスタである。１２
２ｉはパリティエラーを強制的に発生させている状態を
示す情報を保持するメモリエラー発生状態レジスタであ
り、その情報は実行中ビットと異常終了ビットからな
る。１２２ｊはプロセッサ１ａからのメモリ診断装置１
２へのパリティエラー強制発生を指示するメモリエラー
発生起動レジスタである。
【００３３】次に動作について説明する。ある特定のメ
モリアドレスにパリティエラーを発生するデータを強制
的に書き込みを実施するに先だって、プロセッサ１ａは
メモリエラー発生アドレスレジスタ１２２ｈにはパリテ
ィエラーを発生させるメモリ４のアドレス値を設定す
る。その後、メモリエラー発生起動レジスタ１２２ｊへ
の起動情報の書き込みによりメモリ診断装置１２が起動
する。この後、プロセッサ１ａはメモリエラー発生状態
レジスタ１２２ｊの読み出し値によりパリティエラーの
強制発生が終了するまでポーリングを実施する。メモリ
エラー発生起動レジスタ１２２ｊへの起動情報の書き込
みにより起動されたメモリ診断装置１２はメモリエラー
発生状態レジスタ１２２ｊに実行中ビットをセットし、
パリティエラーの強制発生を開始する。
モリアドレスにパリティエラーを発生するデータを強制
的に書き込みを実施するに先だって、プロセッサ１ａは
メモリエラー発生アドレスレジスタ１２２ｈにはパリテ
ィエラーを発生させるメモリ４のアドレス値を設定す
る。その後、メモリエラー発生起動レジスタ１２２ｊへ
の起動情報の書き込みによりメモリ診断装置１２が起動
する。この後、プロセッサ１ａはメモリエラー発生状態
レジスタ１２２ｊの読み出し値によりパリティエラーの
強制発生が終了するまでポーリングを実施する。メモリ
エラー発生起動レジスタ１２２ｊへの起動情報の書き込
みにより起動されたメモリ診断装置１２はメモリエラー
発生状態レジスタ１２２ｊに実行中ビットをセットし、
パリティエラーの強制発生を開始する。
【００３４】まず、メモリ診断装置１２はメモリエラー
発生アドレスレジスタ１２２ｈのアドレス値をアドレス
バス６に出力し、そのアドレス値が示すメモリ４のアド
レスのデータを読み出し、テポラリレジスタ１２４ａに
格納する。この時、パリティジェネレータチェッカー１
２６はメモリ４のパリティチェックを実施し、パリティ
エラーが発生している場合には、プロセッサバスインタ
ーフェース１２１はメモリエラー発生状態レジスタ１２
２ｊに異常終了ビットをセットしてパリティバス８を解
放し、メモリパリティエラーの強制発生を中止する。パ
リティチェックの結果が良好であった場合、プロセッサ
バスインターフェース１２１はテンポラリレジスタ１２
４ａのデータをデータバス５に出力しメモリ４に書き込
みを行う。この時、メモリ４へのパリティビットはテン
ポラリレジスタ１２４ａのデータに基づいてパリティジ
ェネレータチェッカー１２６により生成されるが、この
パリティビットを正常ではなく異常なパリティビットと
して出力される。メモリ４への書き込みが終了すると、
プロセッサバスインターフェース１２１はメモリエラー
発生状態レジスタ１２２ｊの実行中ビットをリセット
し、パリティバス８を解放し、パリティエラー強制発生
を終了する。
発生アドレスレジスタ１２２ｈのアドレス値をアドレス
バス６に出力し、そのアドレス値が示すメモリ４のアド
レスのデータを読み出し、テポラリレジスタ１２４ａに
格納する。この時、パリティジェネレータチェッカー１
２６はメモリ４のパリティチェックを実施し、パリティ
エラーが発生している場合には、プロセッサバスインタ
ーフェース１２１はメモリエラー発生状態レジスタ１２
２ｊに異常終了ビットをセットしてパリティバス８を解
放し、メモリパリティエラーの強制発生を中止する。パ
リティチェックの結果が良好であった場合、プロセッサ
バスインターフェース１２１はテンポラリレジスタ１２
４ａのデータをデータバス５に出力しメモリ４に書き込
みを行う。この時、メモリ４へのパリティビットはテン
ポラリレジスタ１２４ａのデータに基づいてパリティジ
ェネレータチェッカー１２６により生成されるが、この
パリティビットを正常ではなく異常なパリティビットと
して出力される。メモリ４への書き込みが終了すると、
プロセッサバスインターフェース１２１はメモリエラー
発生状態レジスタ１２２ｊの実行中ビットをリセット
し、パリティバス８を解放し、パリティエラー強制発生
を終了する。
【００３５】本メモリ診断装置１２のソフトウェアの処
理としては、図７に示すようにメモリエラー発生アドレ
スレジスタ１２２ｉへのアドレス値の設定を行い（ステ
ップ７１）、次のメモリエラー発生状態レジスタ１２２
ｊへの起動情報の設定（ステップ７２）により診断装置
１２を起動する。その後、メモリエラー発生状態レジス
タ１２２ｊの実行中ビットがリセットされるまでポーリ
ングを実施する（ステップ７３）。その実行中ビットが
リセットされると終了状態の確認を行い、異常終了なら
システムとしてのエラー処理を実行することになる（ス
テップ７４）。
理としては、図７に示すようにメモリエラー発生アドレ
スレジスタ１２２ｉへのアドレス値の設定を行い（ステ
ップ７１）、次のメモリエラー発生状態レジスタ１２２
ｊへの起動情報の設定（ステップ７２）により診断装置
１２を起動する。その後、メモリエラー発生状態レジス
タ１２２ｊの実行中ビットがリセットされるまでポーリ
ングを実施する（ステップ７３）。その実行中ビットが
リセットされると終了状態の確認を行い、異常終了なら
システムとしてのエラー処理を実行することになる（ス
テップ７４）。
【００３６】このように本実施の形態４によれば、パリ
ティビット生成及びパリティチェックを自らが実行する
プロセッサを使用した場合、メモリにおいてパリティエ
ラーが発生した時のＲＡＳ処理を担当するプロセッサの
試験が必要とされるメモリパリティエラー強制発生を実
現でき、これによりＲＡＳ処理の試験方法が非常に簡単
となる。
ティビット生成及びパリティチェックを自らが実行する
プロセッサを使用した場合、メモリにおいてパリティエ
ラーが発生した時のＲＡＳ処理を担当するプロセッサの
試験が必要とされるメモリパリティエラー強制発生を実
現でき、これによりＲＡＳ処理の試験方法が非常に簡単
となる。
【００３７】実施の形態５．図８はこの発明の実施の形
態５に係る回路構成要素診断装置としての外部バス診断
装置の構成を示すブロック図である。図８において、１
は汎用のプロセッサ、８１はプロセッサ１を搭載するカ
ードと外部装置とを接続する外部バス、４ａは外部バス
８１とプロセッサ１等との間に設けられた外部インター
フェースバッファ、９ａは外部バス８１ヘのリード信
号，ライト信号，データアクノレッジ信号等の外部バス
制御信号群である。２ａはプロセッサ１からの外部バス
８１へのアクセスを制御する外部バスコントローラであ
り、プロセッサ１からの下記バスアクセス制御信号群７
を認識し、外部バス８１への外部バス制御信号群９ａを
制御する。３はプロセッサ１からの外部バス書き込み時
のパリティビットの生成とプロセッサ１からの外部バス
読み出し時のパリティチェックを行うパリティジネレー
タチェッカーである。５はプロセッサ１のアドレスバ
ス、６はプロセッサ１のデータバスである。７はプロセ
ッサ１の上記バスアクセス制御信号群である。プロセッ
サ１からのアドレスストローブ信号、ライト・リード信
号や、プロセッサ１へのデータアクノレッジ信号を示
す。８はパリティジェネレータチェッカー３と外部イン
ターフェースバッファ４ａ間のパリティバスであり、１
０はパリティチェック状態を示すパリティチェック状態
信号である。１１はプロセッサ１と外部バス診断装置１
２ａのバス使用権を制御するプロセッサバス使用権制御
信号であり、外部バス診断装置１２ａからプロセッサ１
へのバス使用要求信号と、プロセッサ１から外部バス診
断装置１２ａへのバス使用許可信号とからなる。
態５に係る回路構成要素診断装置としての外部バス診断
装置の構成を示すブロック図である。図８において、１
は汎用のプロセッサ、８１はプロセッサ１を搭載するカ
ードと外部装置とを接続する外部バス、４ａは外部バス
８１とプロセッサ１等との間に設けられた外部インター
フェースバッファ、９ａは外部バス８１ヘのリード信
号，ライト信号，データアクノレッジ信号等の外部バス
制御信号群である。２ａはプロセッサ１からの外部バス
８１へのアクセスを制御する外部バスコントローラであ
り、プロセッサ１からの下記バスアクセス制御信号群７
を認識し、外部バス８１への外部バス制御信号群９ａを
制御する。３はプロセッサ１からの外部バス書き込み時
のパリティビットの生成とプロセッサ１からの外部バス
読み出し時のパリティチェックを行うパリティジネレー
タチェッカーである。５はプロセッサ１のアドレスバ
ス、６はプロセッサ１のデータバスである。７はプロセ
ッサ１の上記バスアクセス制御信号群である。プロセッ
サ１からのアドレスストローブ信号、ライト・リード信
号や、プロセッサ１へのデータアクノレッジ信号を示
す。８はパリティジェネレータチェッカー３と外部イン
ターフェースバッファ４ａ間のパリティバスであり、１
０はパリティチェック状態を示すパリティチェック状態
信号である。１１はプロセッサ１と外部バス診断装置１
２ａのバス使用権を制御するプロセッサバス使用権制御
信号であり、外部バス診断装置１２ａからプロセッサ１
へのバス使用要求信号と、プロセッサ１から外部バス診
断装置１２ａへのバス使用許可信号とからなる。
【００３８】外部バス診断装置１２ａにおいて、１２１
はプロセッサバスインターフェーススレーブ１２１ａと
プロセッサバスインターフェースマスタ１２１ｂとから
構成されており、そのスレーブ１２１ａはプロセッサ１
からの特殊レジスタ群１２２へのアクセスを制御し、そ
のマスタ１２１ｂはバス獲得インターフェース１２３に
よりバスを獲得し、外部バス８１の診断の実行を制御す
る。特殊レジスタ群１３２において、１３２ａはプロセ
ッサ１により情報が設定される特殊レジスタであり、外
部バス診断を実施する外部バス８１のアドレスのアドレ
ス値を保持するバス診断アドレスレジスタである。１３
２ｂはプロセッサ１により情報が設定される特殊レジス
タであり、外部バス診断を実施する時の外部バス８１に
書き込むテストデータを保持するバス診断データレジス
タである。１３２ｃはプロセッサ１に対して外部バス診
断の実行状態（異常終了、実行中）を示すためのバス診
断状態レジスタである。１３２ｄはプロセッサ１から外
部バス診断装置１２ａに診断の開始を通知するためのバ
ス診断起動レジスタである。
はプロセッサバスインターフェーススレーブ１２１ａと
プロセッサバスインターフェースマスタ１２１ｂとから
構成されており、そのスレーブ１２１ａはプロセッサ１
からの特殊レジスタ群１２２へのアクセスを制御し、そ
のマスタ１２１ｂはバス獲得インターフェース１２３に
よりバスを獲得し、外部バス８１の診断の実行を制御す
る。特殊レジスタ群１３２において、１３２ａはプロセ
ッサ１により情報が設定される特殊レジスタであり、外
部バス診断を実施する外部バス８１のアドレスのアドレ
ス値を保持するバス診断アドレスレジスタである。１３
２ｂはプロセッサ１により情報が設定される特殊レジス
タであり、外部バス診断を実施する時の外部バス８１に
書き込むテストデータを保持するバス診断データレジス
タである。１３２ｃはプロセッサ１に対して外部バス診
断の実行状態（異常終了、実行中）を示すためのバス診
断状態レジスタである。１３２ｄはプロセッサ１から外
部バス診断装置１２ａに診断の開始を通知するためのバ
ス診断起動レジスタである。
【００３９】１２４は外部バス８１から読み出したデー
タを一時的に格納するテンポラリレジスタ群であり、テ
ンポラリレジスタ１２４ａとテンポラリレジスタ１２４
ｂの２つのレジスタからなる。１２５はテンポラリレジ
スタの値とメモリ診断データレジスタ１２２ｂの値との
比較を行う一致検出器である。
タを一時的に格納するテンポラリレジスタ群であり、テ
ンポラリレジスタ１２４ａとテンポラリレジスタ１２４
ｂの２つのレジスタからなる。１２５はテンポラリレジ
スタの値とメモリ診断データレジスタ１２２ｂの値との
比較を行う一致検出器である。
【００４０】次に動作について説明する。外部バス８１
の診断を実施するに先だってプロセッサ１から外部バス
診断装置１２ａの特殊レジスタ１２２群に診断の実行に
必要な情報を設定する必要がある。設定に際してプロセ
ッサ１は、アドレスバス６とデータバス５を獲得すると
共に、バスアクセス制御信号群７を出力する。プロセッ
サバスインターフェーススレーブ１２１ａはバスアクセ
ス制御信号群７とアドレスバス６とにより特殊レジスタ
群１３２のレジスタをそれぞれ選択してアクセスしてい
く。これによりバス診断アドレスレジスタ１３２ａには
診断を実施する外部バス８１のテストアドレス値が設定
され、バス診断データレジスタ１３２ｂにそのテストア
ドレス値に対応するテストデータが設定される。その
後、バス診断起動レジスタ１３２ｄへの診断起動情報の
書き込みにより、バス診断状態レジスタ１３２ｃに診断
中ビットがセットされ、外部バス診断が開始される。
の診断を実施するに先だってプロセッサ１から外部バス
診断装置１２ａの特殊レジスタ１２２群に診断の実行に
必要な情報を設定する必要がある。設定に際してプロセ
ッサ１は、アドレスバス６とデータバス５を獲得すると
共に、バスアクセス制御信号群７を出力する。プロセッ
サバスインターフェーススレーブ１２１ａはバスアクセ
ス制御信号群７とアドレスバス６とにより特殊レジスタ
群１３２のレジスタをそれぞれ選択してアクセスしてい
く。これによりバス診断アドレスレジスタ１３２ａには
診断を実施する外部バス８１のテストアドレス値が設定
され、バス診断データレジスタ１３２ｂにそのテストア
ドレス値に対応するテストデータが設定される。その
後、バス診断起動レジスタ１３２ｄへの診断起動情報の
書き込みにより、バス診断状態レジスタ１３２ｃに診断
中ビットがセットされ、外部バス診断が開始される。
【００４１】まず、プロセッサ１からのバス診断状態レ
ジスタ１３２ｃへの診断中ビットの書き込みにより、バ
ス獲得インターフェース１２３がプロセッサ１に対して
バス獲得要求を出力する。これに応答してプロセッサ１
からバス獲得許可信号が出力されると、バス獲得インタ
ーフェース１２３はプロセッサバスインターフェースマ
スタ１２１ｂを起動する。プロセッサバスインターフェ
ースマスタ１２１ｂはバス診断アドレスレジスタ１３２
ａに格納されているテストアドレス値をアドレスバス６
に出力し、バスアクセス制御信群７を読み出し用信号と
して出力することにより、外部バスコントローラ２ａに
外部バス読み出しを要求する。外部バスコントローラ２
ａは外部バス８１に対して外部バス制御信号群９ａを出
力する。外部バス８１は外部バス制御信号群９ａが外部
インターフェースバッファ４ａを介して入力されること
により、データバス５とパリティバス８にテストデータ
とパリティビットを出力する。診断継続終了判定手段と
してのプロセッサバスインターフェースマスタ１２１ｂ
は、そのデータバス５上のテストデータをテンポラリレ
ジスタ１２４ａに格納し、パリティジェネレータチェッ
カー３からのパリティチェック状態信号１０をチェック
し、エラーなしならば外部バス診断を継続し、エラーな
らばバス診断状態レジスタ１３２ｃに異常終了を示すビ
ットをセットし、データバス５及びアドレスバス６を解
放することにより外部バス診断を強制終了する。外部バ
ス診断継続の場合、プロセッサバスインターフェースマ
スタ１２１ｂは、バス診断データレジスタ１３２ｂに格
納されているテストデータをデータバス５に出力し、バ
スアクセス制御信号群７を書き込み用信号として出力す
る。外部バスコントローラ２ａは外部バス制御信号群９
ａを書き込み用信号として出力し、外部バス８１にテス
トデータの書き込みを実施する。この時、パリティジェ
ネレータチェッカー３はデータバス５の値からパリティ
バス８へのパリティビットを生成する。
ジスタ１３２ｃへの診断中ビットの書き込みにより、バ
ス獲得インターフェース１２３がプロセッサ１に対して
バス獲得要求を出力する。これに応答してプロセッサ１
からバス獲得許可信号が出力されると、バス獲得インタ
ーフェース１２３はプロセッサバスインターフェースマ
スタ１２１ｂを起動する。プロセッサバスインターフェ
ースマスタ１２１ｂはバス診断アドレスレジスタ１３２
ａに格納されているテストアドレス値をアドレスバス６
に出力し、バスアクセス制御信群７を読み出し用信号と
して出力することにより、外部バスコントローラ２ａに
外部バス読み出しを要求する。外部バスコントローラ２
ａは外部バス８１に対して外部バス制御信号群９ａを出
力する。外部バス８１は外部バス制御信号群９ａが外部
インターフェースバッファ４ａを介して入力されること
により、データバス５とパリティバス８にテストデータ
とパリティビットを出力する。診断継続終了判定手段と
してのプロセッサバスインターフェースマスタ１２１ｂ
は、そのデータバス５上のテストデータをテンポラリレ
ジスタ１２４ａに格納し、パリティジェネレータチェッ
カー３からのパリティチェック状態信号１０をチェック
し、エラーなしならば外部バス診断を継続し、エラーな
らばバス診断状態レジスタ１３２ｃに異常終了を示すビ
ットをセットし、データバス５及びアドレスバス６を解
放することにより外部バス診断を強制終了する。外部バ
ス診断継続の場合、プロセッサバスインターフェースマ
スタ１２１ｂは、バス診断データレジスタ１３２ｂに格
納されているテストデータをデータバス５に出力し、バ
スアクセス制御信号群７を書き込み用信号として出力す
る。外部バスコントローラ２ａは外部バス制御信号群９
ａを書き込み用信号として出力し、外部バス８１にテス
トデータの書き込みを実施する。この時、パリティジェ
ネレータチェッカー３はデータバス５の値からパリティ
バス８へのパリティビットを生成する。
【００４２】引き続き、プロセッサバスインターフェー
スマスタ１２１ｂは外部バス８１からテストデータの読
み出しを行い、その読み出しデータをテンポラリレジス
タ１２４１ｂに格納し、パリティジェネレータチェッカ
ー３からのパリティチェック状態信号１０をチェック
し、エラーならばバス診断状態レジスタ１３２ｃに異常
終了を示すビットをセットする。次に、一致検出器１２
５によりテンポラリレジスタ１２４ｂの値とバス診断デ
ータレジスタ１３２ｂの値を比較する。そして両者が一
致しない場合には、バス診断状態レジスタ１３２ｃに異
常終了を示すビットをセットする。引き続き、プロセッ
サバスインターフェースマスタ１２１ｂはテンポラリレ
ジスタ１２４ａの値をデータバス５に出力し、バスアク
セス制御信号群７を書き込みとして出力し、外部バス診
断を実施した外部バス８１の状態を復元し、データバス
５及びアドレスバス６を解放し、バス診断状態レジスタ
１３２ｃの外部バス診断実行中ビットをリセットし、一
連の外部バス診断実行を終了する。なお、本実施の形態
５のソフトウェア処理は図２に示すメモリをバスに置き
換えたものと同じである。
スマスタ１２１ｂは外部バス８１からテストデータの読
み出しを行い、その読み出しデータをテンポラリレジス
タ１２４１ｂに格納し、パリティジェネレータチェッカ
ー３からのパリティチェック状態信号１０をチェック
し、エラーならばバス診断状態レジスタ１３２ｃに異常
終了を示すビットをセットする。次に、一致検出器１２
５によりテンポラリレジスタ１２４ｂの値とバス診断デ
ータレジスタ１３２ｂの値を比較する。そして両者が一
致しない場合には、バス診断状態レジスタ１３２ｃに異
常終了を示すビットをセットする。引き続き、プロセッ
サバスインターフェースマスタ１２１ｂはテンポラリレ
ジスタ１２４ａの値をデータバス５に出力し、バスアク
セス制御信号群７を書き込みとして出力し、外部バス診
断を実施した外部バス８１の状態を復元し、データバス
５及びアドレスバス６を解放し、バス診断状態レジスタ
１３２ｃの外部バス診断実行中ビットをリセットし、一
連の外部バス診断実行を終了する。なお、本実施の形態
５のソフトウェア処理は図２に示すメモリをバスに置き
換えたものと同じである。
【００４３】このように本実施の形態５によれば、プロ
セッサとは独立して外部バス診断を行うことができるの
で、ライト／リード可能な外部バスにも適用でき、従来
のソフトウェアによる診断で問題であった割り込みマス
クを実施する必要がなくなり、マルチタスク環境下での
タスク応答性能の低下を防止できる。また、プロセッサ
が内蔵キャッシュを持つ場合はメモリ診断を実施する前
に内蔵キャッシュを無効とする処理をなくすことがで
き、処理時間の短縮を図れる。また、外部バス読み出し
時のパリティビットの状態により、外部バス診断を継続
させるか強制終了させるかを判定するので、外部バス診
断の信頼性が向上する。
セッサとは独立して外部バス診断を行うことができるの
で、ライト／リード可能な外部バスにも適用でき、従来
のソフトウェアによる診断で問題であった割り込みマス
クを実施する必要がなくなり、マルチタスク環境下での
タスク応答性能の低下を防止できる。また、プロセッサ
が内蔵キャッシュを持つ場合はメモリ診断を実施する前
に内蔵キャッシュを無効とする処理をなくすことがで
き、処理時間の短縮を図れる。また、外部バス読み出し
時のパリティビットの状態により、外部バス診断を継続
させるか強制終了させるかを判定するので、外部バス診
断の信頼性が向上する。
【００４４】
【発明の効果】以上のように第１の発明によれば、プロ
セッサとは独立して被診断対象の診断を行うことができ
るので、従来のソフトウェアによる診断で問題であった
割り込みマスクを実施する必要がなくなり、マルチタス
ク環境下でのタスク応答性能の低下を防止でき、また、
プロセッサが内蔵キャッシュを持つ場合は診断を実施す
る前に内蔵キャッシュを無効とする処理をなくすことが
でき、処理時間の短縮を図れるという効果が得られる。
セッサとは独立して被診断対象の診断を行うことができ
るので、従来のソフトウェアによる診断で問題であった
割り込みマスクを実施する必要がなくなり、マルチタス
ク環境下でのタスク応答性能の低下を防止でき、また、
プロセッサが内蔵キャッシュを持つ場合は診断を実施す
る前に内蔵キャッシュを無効とする処理をなくすことが
でき、処理時間の短縮を図れるという効果が得られる。
【００４５】第２の発明によれば、被診断対象のデータ
読み出し時のパリティビットの状態により、診断を継続
させるか強制終了させるかを判定するので、診断の信頼
性が向上するという効果が得られる。
読み出し時のパリティビットの状態により、診断を継続
させるか強制終了させるかを判定するので、診断の信頼
性が向上するという効果が得られる。
【００４６】第３の発明によれば、被診断対象のデータ
読み出し時のＥＣＣビットの状態により、診断を継続さ
せるか強制終了させるかを判定するので、診断の信頼性
が更に向上するという効果が得られる。
読み出し時のＥＣＣビットの状態により、診断を継続さ
せるか強制終了させるかを判定するので、診断の信頼性
が更に向上するという効果が得られる。
【００４７】第４の発明によれば、被診断対象の連続し
たアドレス空間を診断するために、予め先頭アドレスと
最終アドレスを設定し、すべてのアドレスの診断を終了
したことをプロセッサに通知すると共に、診断が異常終
了したかどうかをプロセッサに通知するようにしたの
で、プロセッサからの１回の起動により、被診断対象の
広いアドレス空間の診断をプロセッサとは独立して診断
することができ、これにより、プロセッサは他の処理を
実行でき、システムのスループットが向上するという効
果が得られる。
たアドレス空間を診断するために、予め先頭アドレスと
最終アドレスを設定し、すべてのアドレスの診断を終了
したことをプロセッサに通知すると共に、診断が異常終
了したかどうかをプロセッサに通知するようにしたの
で、プロセッサからの１回の起動により、被診断対象の
広いアドレス空間の診断をプロセッサとは独立して診断
することができ、これにより、プロセッサは他の処理を
実行でき、システムのスループットが向上するという効
果が得られる。
【００４８】第５の発明によれば、パリティビット生成
及びパリティチェックを自ら実行するプロセッサを使用
した場合、被診断対象においてパリティエラーが発生し
た時のＲＡＳ処理を担当するプログラムの試験で必要と
されるパリティエラー強制発生を実現でき、これにより
ＲＡＳ処理の試験方法が非常に簡単になるという効果が
得られる。
及びパリティチェックを自ら実行するプロセッサを使用
した場合、被診断対象においてパリティエラーが発生し
た時のＲＡＳ処理を担当するプログラムの試験で必要と
されるパリティエラー強制発生を実現でき、これにより
ＲＡＳ処理の試験方法が非常に簡単になるという効果が
得られる。
【００４９】第６の発明によれば、被診断対象はメモリ
であるので、メモリの診断に対して第１〜第５の発明の
効果が得られる。
であるので、メモリの診断に対して第１〜第５の発明の
効果が得られる。
【００５０】第７の発明によれば、被診断対象は外部バ
スであるので、外部バスの診断に対して第１〜第５の発
明の効果が得られる。
スであるので、外部バスの診断に対して第１〜第５の発
明の効果が得られる。
【図１】 この発明の実施の形態１に係る回路構成要素
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
【図２】 上記の実施の形態１及び下記実施の形態２に
おけるソフトウェアの処理を示すフローチャートであ
る。
おけるソフトウェアの処理を示すフローチャートであ
る。
【図３】 この発明の実施の形態２に係る回路構成要素
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
【図４】 この発明の実施の形態３に係る回路構成要素
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
【図５】 上記実施の形態３におけるソフトウェアの処
理を示すフローチャートである。
理を示すフローチャートである。
【図６】 この発明の実施の形態４に係る回路構成要素
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
診断装置としてのメモリ診断装置の構成を示すブロック
図である。
【図７】 上記実施の形態４におけるソフトウェアの処
理を示すフローチャートである。
理を示すフローチャートである。
【図８】 この発明の実施の形態５に係る回路構成要素
診断装置としての外部バス診断装置の構成を示すブロッ
ク図である。
診断装置としての外部バス診断装置の構成を示すブロッ
ク図である。
１ プロセッサ、１ａ 内蔵キャッシュを持つプロセッ
サ、２ メモリコントローラ、２ａ 外部バスコントロ
ーラ、３，１２６ パリティジェネレータチェッカー、
３ａ ＥＣＣジェネレータチェッカー、４ メモリ（被
診断対象）、４ａ 外部バスインターフェースバッフ
ァ、５ データバス、６ アドレスバス、７ バスアク
セス制御信号群、８ パリティバス、８ａ ＥＣＣバ
ス、８ｂ メモリデータバス、９ メモリ制御信号群、
９ａ 外部バス制御信号群、１０ パリティチェック状
態信号、１０ａ ＥＣＣ２ビットエラー発生状態信号、
１１ プロセッサバス使用権制御信号、１２ メモリ診
断装置、１２ａ 外部バス診断装置、１３ 割り込み信
号（割り込み手段）、８１ 外部バス（被診断対象）、
１２１ プロセッサバスインターフェース（テストデー
タ書込手段，テストデータ読出手段）、１２１ａ プロ
セッサバスインターフェーススレーブ、１２１ｂ，１２
１ｃ プロセッサバスインターフェースマスタ（診断継
続終了判定手段）、１２２，１３２ 特殊レジスタ群、
１２２ａ メモリ診断アドレスレジスタ（テストアドレ
ス設定手段）、１２２ｂ メモリ診断データレジスタ
（テストデータ設定手段）、１２２ｃ メモリ診断状態
レジスタ、１２２ｄ メモリ診断起動レジスタ、１２２
ｅ メモリ診断開始アドレスレジスタ（先頭アドレス格
納手段）、１２２ｆ メモリ診断終了アドレスレジスタ
（最終アドレス格納手段）、１２２ｈ メモリエラー発
生アドレスレジスタ（パリティエラー発生アドレス保持
手段）、１２２ｉ メモリエラー発生状態レジスタ、１
２２ｊ メモリエラー発生起動レジスタ、１２３ バス
獲得インターフェース（バス制御手段）、１２４ テン
ポラリレジスタ群（テストデータ格納手段）、１２４
ａ，１２４ｂ テンポラリレジスタ、１２５ 一致検出
器（データ正当性判定手段）、１３２ａ バス診断アド
レスレジスタ、１３２ｂ バス診断データレジスタ、１
３２ｃ バス診断状態レジスタ、１３２ｄ バス診断起
動レジスタ。
サ、２ メモリコントローラ、２ａ 外部バスコントロ
ーラ、３，１２６ パリティジェネレータチェッカー、
３ａ ＥＣＣジェネレータチェッカー、４ メモリ（被
診断対象）、４ａ 外部バスインターフェースバッフ
ァ、５ データバス、６ アドレスバス、７ バスアク
セス制御信号群、８ パリティバス、８ａ ＥＣＣバ
ス、８ｂ メモリデータバス、９ メモリ制御信号群、
９ａ 外部バス制御信号群、１０ パリティチェック状
態信号、１０ａ ＥＣＣ２ビットエラー発生状態信号、
１１ プロセッサバス使用権制御信号、１２ メモリ診
断装置、１２ａ 外部バス診断装置、１３ 割り込み信
号（割り込み手段）、８１ 外部バス（被診断対象）、
１２１ プロセッサバスインターフェース（テストデー
タ書込手段，テストデータ読出手段）、１２１ａ プロ
セッサバスインターフェーススレーブ、１２１ｂ，１２
１ｃ プロセッサバスインターフェースマスタ（診断継
続終了判定手段）、１２２，１３２ 特殊レジスタ群、
１２２ａ メモリ診断アドレスレジスタ（テストアドレ
ス設定手段）、１２２ｂ メモリ診断データレジスタ
（テストデータ設定手段）、１２２ｃ メモリ診断状態
レジスタ、１２２ｄ メモリ診断起動レジスタ、１２２
ｅ メモリ診断開始アドレスレジスタ（先頭アドレス格
納手段）、１２２ｆ メモリ診断終了アドレスレジスタ
（最終アドレス格納手段）、１２２ｈ メモリエラー発
生アドレスレジスタ（パリティエラー発生アドレス保持
手段）、１２２ｉ メモリエラー発生状態レジスタ、１
２２ｊ メモリエラー発生起動レジスタ、１２３ バス
獲得インターフェース（バス制御手段）、１２４ テン
ポラリレジスタ群（テストデータ格納手段）、１２４
ａ，１２４ｂ テンポラリレジスタ、１２５ 一致検出
器（データ正当性判定手段）、１３２ａ バス診断アド
レスレジスタ、１３２ｂ バス診断データレジスタ、１
３２ｃ バス診断状態レジスタ、１３２ｄ バス診断起
動レジスタ。
Claims (7)
- 【請求項１】 所定の演算処理及び制御を行うプロセッ
サに接続され、該プロセッサの動作に必要なデータの授
受を行う被診断対象である回路構成要素の健全性を診断
する回路構成要素診断装置において、上記プロセッサと
上記被診断対象間を接続するバスを獲得・占有・解放す
るバス制御手段と、診断を実施する被診断対象のテスト
アドレス値を設定するテストアドレス設定手段と、上記
設定されたテストアドレス値に対応するテストデータを
設定するテストデータ設定手段と、上記バス制御手段の
制御により上記プロセッサとは独立して上記被診断対象
テストアドレスにテストデータを書き込むテストデータ
書込手段と、上記バス制御手段の制御により上記プロセ
ッサとは独立して上記被診断対象のテストアドレスから
テストデータを読み出すテストデータ読出手段と、該読
み出されたテストデータを格納するテストデータ格納手
段と、上記テストデータ設定手段に設定されたテストデ
ータと上記テストデータ格納手段に格納されたテストデ
ータとを比較し該格納されたテストデータの正当性を判
定するデータ正当性判定手段とを備え、該データ正当性
判定手段の判定結果により上記被診断対象の健全性を診
断することを特徴とする回路構成要素診断装置。 - 【請求項２】 上記被診断対象のデータ読み出し時のパ
リティビットの状態により、上記被診断対象の診断を継
続させるか強制終了させるかを判定する診断継続終了判
定手段を備えたことを特徴とする請求項１記載の回路構
成要素診断装置。 - 【請求項３】 上記被診断対象のデータ読み出し時のＥ
ＣＣビットの状態により、上記被診断対象の診断を継続
させるか強制終了させるかを判定する診断継続終了判定
手段を備えたことを特徴とする請求項１記載の回路構成
要素診断装置。 - 【請求項４】 被診断対象の連続したアドレス空間を診
断するために、上記プロセッサから予め設定された被診
断対象アドレスの先頭アドレス値を格納する先頭アドレ
ス格納手段と、上記プロセッサから予め設定された上記
被診断対象アドレスの最終アドレス値を格納する最終ア
ドレス格納手段と、上記先頭アドレスから最終アドレス
のすべての診断を終了したことを上記プロセッサに通知
する割り込み手段と、上記診断が異常終了したかどうか
を上記プロセッサに通知する割り込み手段とを備えたこ
とを特徴とする請求項１記載の回路構成要素診断装置。 - 【請求項５】 上記プロセッサがパリティビット生成及
びパリティチェックの機能を有している場合に、上記被
診断対象に対して強制的にパリティエラーを発生させる
ための被診断対象アドレスのアドレス値を保持するパリ
ティエラー発生アドレス保持手段を設け、上記保持され
た被診断対象アドレスのアドレス値が示す上記被診断対
象のアドレスに対して上記プロセッサによるパリティチ
ェックを実施することで、上記被診断対象のＲＡＳ処理
の試験を行うことを特徴とする請求項１記載の回路構成
要素診断装置。 - 【請求項６】 上記被診断対象は上記プロセッサに接続
されたメモリであることを特徴とする請求項１又は２又
は３又は４又は５記載の回路構成要素診断装置。 - 【請求項７】 上記被診断対象は上記プロセッサに接続
された外部バスであることを特徴とする請求項１又は２
又は３又は４又は５記載の回路構成要素診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9075937A JPH10269148A (ja) | 1997-03-27 | 1997-03-27 | 回路構成要素診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9075937A JPH10269148A (ja) | 1997-03-27 | 1997-03-27 | 回路構成要素診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10269148A true JPH10269148A (ja) | 1998-10-09 |
Family
ID=13590670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9075937A Pending JPH10269148A (ja) | 1997-03-27 | 1997-03-27 | 回路構成要素診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10269148A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357129A (ja) * | 1999-05-10 | 2000-12-26 | Motorola Inc | メモリ検証を有する電子制御装置および方法 |
| KR20010068305A (ko) * | 2000-01-04 | 2001-07-23 | 추후보정 | 주변 메모리에 연결된 회로를 시험하기 위한 자기-테스트장치 및 방법 |
| KR100487051B1 (ko) * | 1998-10-13 | 2005-05-03 | 어드밴테스트 코포레이션 | 내장 메모리를 테스트하기 위한 방법 및 장치 |
| WO2011009332A1 (zh) * | 2009-07-24 | 2011-01-27 | 中兴通讯股份有限公司 | 一种数据缓存的处理方法和装置 |
-
1997
- 1997-03-27 JP JP9075937A patent/JPH10269148A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487051B1 (ko) * | 1998-10-13 | 2005-05-03 | 어드밴테스트 코포레이션 | 내장 메모리를 테스트하기 위한 방법 및 장치 |
| JP2000357129A (ja) * | 1999-05-10 | 2000-12-26 | Motorola Inc | メモリ検証を有する電子制御装置および方法 |
| KR20010068305A (ko) * | 2000-01-04 | 2001-07-23 | 추후보정 | 주변 메모리에 연결된 회로를 시험하기 위한 자기-테스트장치 및 방법 |
| WO2011009332A1 (zh) * | 2009-07-24 | 2011-01-27 | 中兴通讯股份有限公司 | 一种数据缓存的处理方法和装置 |
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