JP3220060B2 - メモリの試験方式 - Google Patents
メモリの試験方式Info
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Description
【０００１】
【発明の属する技術分野】本発明はメモリの試験方式に
関し、特に二重化された装置のＳＢＹ系のメモリの試験
方式に関する。
関し、特に二重化された装置のＳＢＹ系のメモリの試験
方式に関する。
【０００２】
【従来の技術】従来、この種のメモリの試験方式は、二
重化された装置の有するメモリが正常であるか否かを検
査するために用いられている。
重化された装置の有するメモリが正常であるか否かを検
査するために用いられている。
【０００３】この従来のメモリの試験方式のブロック図
である図３を参照すると、従来のメモリの試験方式は、
ＡＣＴ系とＳＢＹ系とを有する二重化された装置のＳＢ
Ｙ系のメモリの試験方式において、ＳＢＹ系は、ＳＢＹ
系を制御するＳＢＹ系プロセッサ３６と、予め定められ
たアドレス空間を有するＳＢＹ系メモリ３７と、ＳＢＹ
系バス４０を制御するＳＢＹ系バスアービタ３９と、Ｓ
ＢＹ系バス４０とＡＣＴ系のバス３５とを接続するＳＢ
Ｙ系バス接続装置３８と、を有し、ＡＣＴ系は、ＡＣＴ
系を制御するＡＣＴ系プロセッサ３１と、予め定められ
たアドレス空間を有するＡＣＴ系メモリ３２と、ＡＣＴ
系バス３５を制御するＡＣＴ系バスアービタ３４と、Ａ
ＣＴ系バス３５とＳＢＹ系バス４０とを接続するＡＣＴ
系バス接続装置３３と、を有する構成である。
である図３を参照すると、従来のメモリの試験方式は、
ＡＣＴ系とＳＢＹ系とを有する二重化された装置のＳＢ
Ｙ系のメモリの試験方式において、ＳＢＹ系は、ＳＢＹ
系を制御するＳＢＹ系プロセッサ３６と、予め定められ
たアドレス空間を有するＳＢＹ系メモリ３７と、ＳＢＹ
系バス４０を制御するＳＢＹ系バスアービタ３９と、Ｓ
ＢＹ系バス４０とＡＣＴ系のバス３５とを接続するＳＢ
Ｙ系バス接続装置３８と、を有し、ＡＣＴ系は、ＡＣＴ
系を制御するＡＣＴ系プロセッサ３１と、予め定められ
たアドレス空間を有するＡＣＴ系メモリ３２と、ＡＣＴ
系バス３５を制御するＡＣＴ系バスアービタ３４と、Ａ
ＣＴ系バス３５とＳＢＹ系バス４０とを接続するＡＣＴ
系バス接続装置３３と、を有する構成である。
【０００４】次に、ＳＢＹ系メモリ３７へのライト／リ
ード試験（試験対象のメモリに予め定めたデータを書き
込み、書き込んだメモリからデータを読み出し、書き込
んだデータと読み出したデータとの一致を調べる試験で
ある。）の動作について説明する。最初に、ＡＣＴ系プ
ロセッサ３１は、ＳＢＹ系メモリ３７への書き込み要求
と書き込みデータとを出力する。ＡＣＴ系バス接続装置
３３はこの要求とデータとを受けてＳＢＹ系バス接続装
置３８にこれらを出力する。ＳＢＹ系バス接続装置３８
はこの要求とデータとを受けバス取得要求をＳＢＹ系バ
スアービタ３９に出力する。ＳＢＹ系バスアービタ３９
はこの要求に従いＳＢＹ系バス４０をＳＢＹ系プロセッ
サ３６から解放しＳＢＹ系バス接続装置３８に接続す
る。ＳＢＹ系バス接続装置３８はＡＣＴ系バス接続装置
３３から受けたデータをＳＢＹ系メモリ３７に書き込
み、バス解放要求をＳＢＹ系バスアービタ３９に出力す
る。ＳＢＹ系バスアービタ３９はバス解放要求を受けＳ
ＢＹ系バス接続装置３８からＳＢＹ系バス４０を解放し
ＳＢＹ系プロセッサ３６に接続する。ＳＢＹ系バス接続
装置３８はＡＣＴ系バス接続装置３３にデータ書き込み
終了を報告する。そして、ＡＣＴ系プロセッサ３１は、
ＡＣＴ系バス接続装置３３がデータ書き込み終了の報告
を受けたことを検知すると、ＳＢＹ系メモリ３７の読み
出し要求を出力する。ＡＣＴ系バス接続装置３３はこの
要求を受けてＳＢＹ系バス接続装置３８に出力する。Ｓ
ＢＹ系バス接続装置３８はこの要求を受けバス取得要求
をＳＢＹ系バスアービタ３９に出力する。ＳＢＹ系バス
アービタ３９はこの要求に従いＳＢＹ系バス４０をＳＢ
Ｙ系プロセッサ３６から解放しＳＢＹ系バス接続装置３
８に接続する。ＳＢＹ系バス接続装置３８はＳＢＹ系メ
モリ３７からデータを読み出し、バス解放要求をＳＢＹ
系バスアービタ３９に出力する。ＳＢＹ系バスアービタ
３９はＳＢＹ系バス接続装置３８からＳＢＹ系バス４０
を解放しＳＢＹ系プロセッサ３６に接続する。ＳＢＹ系
バス接続装置３８はＡＣＴ系バス接続装置３３に読み出
したデータを転送するとともにデータ読み出し終了を報
告をする。そして、ＡＣＴ系プロセッサ３１は、ＡＣＴ
系バス接続装置３３がデータ読み出し終了の報告を受け
たことを検知すると、ＡＣＴ系バス接続装置３３より読
み出したデータを受け、書き込んだデータとこの読み出
したデータとを比較し一致しないときにはメモリ異常と
判定する。
ード試験（試験対象のメモリに予め定めたデータを書き
込み、書き込んだメモリからデータを読み出し、書き込
んだデータと読み出したデータとの一致を調べる試験で
ある。）の動作について説明する。最初に、ＡＣＴ系プ
ロセッサ３１は、ＳＢＹ系メモリ３７への書き込み要求
と書き込みデータとを出力する。ＡＣＴ系バス接続装置
３３はこの要求とデータとを受けてＳＢＹ系バス接続装
置３８にこれらを出力する。ＳＢＹ系バス接続装置３８
はこの要求とデータとを受けバス取得要求をＳＢＹ系バ
スアービタ３９に出力する。ＳＢＹ系バスアービタ３９
はこの要求に従いＳＢＹ系バス４０をＳＢＹ系プロセッ
サ３６から解放しＳＢＹ系バス接続装置３８に接続す
る。ＳＢＹ系バス接続装置３８はＡＣＴ系バス接続装置
３３から受けたデータをＳＢＹ系メモリ３７に書き込
み、バス解放要求をＳＢＹ系バスアービタ３９に出力す
る。ＳＢＹ系バスアービタ３９はバス解放要求を受けＳ
ＢＹ系バス接続装置３８からＳＢＹ系バス４０を解放し
ＳＢＹ系プロセッサ３６に接続する。ＳＢＹ系バス接続
装置３８はＡＣＴ系バス接続装置３３にデータ書き込み
終了を報告する。そして、ＡＣＴ系プロセッサ３１は、
ＡＣＴ系バス接続装置３３がデータ書き込み終了の報告
を受けたことを検知すると、ＳＢＹ系メモリ３７の読み
出し要求を出力する。ＡＣＴ系バス接続装置３３はこの
要求を受けてＳＢＹ系バス接続装置３８に出力する。Ｓ
ＢＹ系バス接続装置３８はこの要求を受けバス取得要求
をＳＢＹ系バスアービタ３９に出力する。ＳＢＹ系バス
アービタ３９はこの要求に従いＳＢＹ系バス４０をＳＢ
Ｙ系プロセッサ３６から解放しＳＢＹ系バス接続装置３
８に接続する。ＳＢＹ系バス接続装置３８はＳＢＹ系メ
モリ３７からデータを読み出し、バス解放要求をＳＢＹ
系バスアービタ３９に出力する。ＳＢＹ系バスアービタ
３９はＳＢＹ系バス接続装置３８からＳＢＹ系バス４０
を解放しＳＢＹ系プロセッサ３６に接続する。ＳＢＹ系
バス接続装置３８はＡＣＴ系バス接続装置３３に読み出
したデータを転送するとともにデータ読み出し終了を報
告をする。そして、ＡＣＴ系プロセッサ３１は、ＡＣＴ
系バス接続装置３３がデータ読み出し終了の報告を受け
たことを検知すると、ＡＣＴ系バス接続装置３３より読
み出したデータを受け、書き込んだデータとこの読み出
したデータとを比較し一致しないときにはメモリ異常と
判定する。
【０００５】このとき、ＳＢＹ系プロセッサ３６がＳＢ
Ｙ系バス４０から予め定めた時間以上解放されるとＳＢ
Ｙ系プロセッサ３６がＳＢＹ系バス４０異常と判断する
ため、この異常が発生しないように、一回の書き込み動
作と一回の読み出し動作との各々の動作で３２ビット以
内のデータの書き込みと読み出しとを行っている。この
ため、多大な時間を掛けてメモリ全領域を試験してい
る。
Ｙ系バス４０から予め定めた時間以上解放されるとＳＢ
Ｙ系プロセッサ３６がＳＢＹ系バス４０異常と判断する
ため、この異常が発生しないように、一回の書き込み動
作と一回の読み出し動作との各々の動作で３２ビット以
内のデータの書き込みと読み出しとを行っている。この
ため、多大な時間を掛けてメモリ全領域を試験してい
る。
【０００６】また、他の従来のメモリの試験方式のブロ
ック図である図４を参照すると、他の従来のメモリの試
験方式は、図３で述べた従来のメモリの試験方式と同様
の構成であるが、ＳＢＹ系メモリ４３は、このメモリの
試験用プログラムを格納するプログラム領域と、試験結
果をＡＣＴ系に報告するためのインタフェース領域と、
試験対象領域との三つの領域に分かれている。次に、図
４で示す他の従来のメモリの試験方式の動作について説
明する。ＳＢＹ系プロセッサ４２は、ＳＢＹ系メモリ４
３内の試験用プログラムを実行してＳＢＹ系メモリ４３
内の試験対象領域のライト／リード試験を行い、この結
果（例えば、正常である／障害を検出した、及び異常の
ときには、その部分を示すアドレスの情報、そのときに
使用した書き込みデータ、読み出しデータ等）をＳＢＹ
系メモリ４３内のインタフェース領域に格納する。そし
て、ＡＣＴ系プロセッサ４１が、図３で示したＳＢＹ系
メモリ３７の読み出し動作と同一の手順で、この試験結
果を読み出して確認する。
ック図である図４を参照すると、他の従来のメモリの試
験方式は、図３で述べた従来のメモリの試験方式と同様
の構成であるが、ＳＢＹ系メモリ４３は、このメモリの
試験用プログラムを格納するプログラム領域と、試験結
果をＡＣＴ系に報告するためのインタフェース領域と、
試験対象領域との三つの領域に分かれている。次に、図
４で示す他の従来のメモリの試験方式の動作について説
明する。ＳＢＹ系プロセッサ４２は、ＳＢＹ系メモリ４
３内の試験用プログラムを実行してＳＢＹ系メモリ４３
内の試験対象領域のライト／リード試験を行い、この結
果（例えば、正常である／障害を検出した、及び異常の
ときには、その部分を示すアドレスの情報、そのときに
使用した書き込みデータ、読み出しデータ等）をＳＢＹ
系メモリ４３内のインタフェース領域に格納する。そし
て、ＡＣＴ系プロセッサ４１が、図３で示したＳＢＹ系
メモリ３７の読み出し動作と同一の手順で、この試験結
果を読み出して確認する。
【０００７】
【発明が解決しようとする課題】上述した図３の従来の
メモリの試験方式は、ＡＣＴ系プロセッサが、ＳＢＹ系
メモリへの書き込み要求と書き込みデータとを出力し、
ＳＢＹ系バスアービタが、ＳＢＹ系バスをＳＢＹ系プロ
セッサから解放しＳＢＹ系バス接続装置に接続して、Ｓ
ＢＹ系バス接続装置が書き込みデータをＳＢＹ系メモリ
に書き込んだ後に、ＳＢＹ系バスアービタが、ＳＢＹ系
バス接続装置からＳＢＹ系バスを解放しＳＢＹ系プロセ
ッサに接続する。そして、ＡＣＴ系プロセッサが、ＳＢ
Ｙ系メモリの読み出し要求を出力し、ＳＢＹ系バスアー
ビタはこの要求に従いＳＢＹ系バスをＳＢＹ系プロセッ
サから解放しＳＢＹ系バス接続装置に接続して、ＳＢＹ
系バス接続装置がＳＢＹ系メモリからデータを読み出し
た後に、ＳＢＹ系バスアービタがＳＢＹ系バス接続装置
からＳＢＹ系バスを解放しＳＢＹ系プロセッサに接続し
ている。このとき、一回の書き込み動作と一回の読み出
し動作との各々の動作で３２ビット以内のデータでの書
き込みと読み出しとを行っているため、メモリ全領域を
試験するのに非常に多くの回数上記の動作を行う必要が
あり、このため、ＳＢＹ系バスアービタによるバス制御
をこの回数行う必要があるので、メモリの試験に多大な
時間が掛かるという問題点がある。
メモリの試験方式は、ＡＣＴ系プロセッサが、ＳＢＹ系
メモリへの書き込み要求と書き込みデータとを出力し、
ＳＢＹ系バスアービタが、ＳＢＹ系バスをＳＢＹ系プロ
セッサから解放しＳＢＹ系バス接続装置に接続して、Ｓ
ＢＹ系バス接続装置が書き込みデータをＳＢＹ系メモリ
に書き込んだ後に、ＳＢＹ系バスアービタが、ＳＢＹ系
バス接続装置からＳＢＹ系バスを解放しＳＢＹ系プロセ
ッサに接続する。そして、ＡＣＴ系プロセッサが、ＳＢ
Ｙ系メモリの読み出し要求を出力し、ＳＢＹ系バスアー
ビタはこの要求に従いＳＢＹ系バスをＳＢＹ系プロセッ
サから解放しＳＢＹ系バス接続装置に接続して、ＳＢＹ
系バス接続装置がＳＢＹ系メモリからデータを読み出し
た後に、ＳＢＹ系バスアービタがＳＢＹ系バス接続装置
からＳＢＹ系バスを解放しＳＢＹ系プロセッサに接続し
ている。このとき、一回の書き込み動作と一回の読み出
し動作との各々の動作で３２ビット以内のデータでの書
き込みと読み出しとを行っているため、メモリ全領域を
試験するのに非常に多くの回数上記の動作を行う必要が
あり、このため、ＳＢＹ系バスアービタによるバス制御
をこの回数行う必要があるので、メモリの試験に多大な
時間が掛かるという問題点がある。
【０００８】また、上述した図４の他の従来のメモリの
試験方式は、ＳＢＹ系プロセッサが、ＳＢＹ系メモリ内
の試験用プログラムを実行してＳＢＹ系メモリ内の試験
対象領域のライト／リード試験を行い、この結果をＳＢ
Ｙ系メモリ内のインタフェース領域に格納し、この格納
し試験結果をＡＣＴ系プロセッサが読み出しているの
で、ＳＢＹ系メモリ内の試験用プログラム領域とＳＢＹ
系メモリ内のインタフェース領域とが試験できないとい
う問題があった。
試験方式は、ＳＢＹ系プロセッサが、ＳＢＹ系メモリ内
の試験用プログラムを実行してＳＢＹ系メモリ内の試験
対象領域のライト／リード試験を行い、この結果をＳＢ
Ｙ系メモリ内のインタフェース領域に格納し、この格納
し試験結果をＡＣＴ系プロセッサが読み出しているの
で、ＳＢＹ系メモリ内の試験用プログラム領域とＳＢＹ
系メモリ内のインタフェース領域とが試験できないとい
う問題があった。
【０００９】本発明の目的はこのような従来の欠点を除
去するため、バス制御を多くの回数行う必要がなく、メ
モリの試験に多大な時間が掛からず、試験できない領域
のないメモリの試験方式を提供することにある。
去するため、バス制御を多くの回数行う必要がなく、メ
モリの試験に多大な時間が掛からず、試験できない領域
のないメモリの試験方式を提供することにある。
【００１０】
【００１１】
【課題を解決するための手段】 本発明のメモリの試験方
式は、プロセッサとメモリとバスを制御するバスアービ
タとを有する二重化された装置のＳＢＹ系のメモリの試
験方式において、ＡＣＴ系プロセッサにより、前記ＳＢ
Ｙ系のバスアービトレーション機能とＳＢＹ系プロセッ
サとを停止し、前記ＳＢＹ系のバスをＡＣＴ系のバスに
接続し、前記ＡＣＴ系バスと前記ＳＢＹ系バスとを接続
したときにＡＣＴ系メモリとＳＢＹ系メモリとのアドレ
ス空間が重複しないように前記ＳＢＹ系メモリのアドレ
スを変更し、ＡＣＴ系プロセッサに予め設定した論理物
理アドレス変換テーブル（ＴＬＢ）により前記ＳＢＹ系
メモリのアドレスと前記ＡＣＴ系の論理アドレス空間の
論理アドレスとの対応付けをおこない、この対応付けら
れた論理アドレスにより、前記ＳＢＹ系メモリを前記Ａ
ＣＴ系メモリとして試験するようにしている。
式は、プロセッサとメモリとバスを制御するバスアービ
タとを有する二重化された装置のＳＢＹ系のメモリの試
験方式において、ＡＣＴ系プロセッサにより、前記ＳＢ
Ｙ系のバスアービトレーション機能とＳＢＹ系プロセッ
サとを停止し、前記ＳＢＹ系のバスをＡＣＴ系のバスに
接続し、前記ＡＣＴ系バスと前記ＳＢＹ系バスとを接続
したときにＡＣＴ系メモリとＳＢＹ系メモリとのアドレ
ス空間が重複しないように前記ＳＢＹ系メモリのアドレ
スを変更し、ＡＣＴ系プロセッサに予め設定した論理物
理アドレス変換テーブル（ＴＬＢ）により前記ＳＢＹ系
メモリのアドレスと前記ＡＣＴ系の論理アドレス空間の
論理アドレスとの対応付けをおこない、この対応付けら
れた論理アドレスにより、前記ＳＢＹ系メモリを前記Ａ
ＣＴ系メモリとして試験するようにしている。
【００１２】また、本発明のメモリの試験方式は、ＡＣ
Ｔ系とＳＢＹ系とを有する二重化された装置のＳＢＹ系
のメモリの試験方式において、前記ＳＢＹ系は、前記Ｓ
ＢＹ系を制御するＳＢＹ系プロセッサと、予め定められ
たアドレス空間を有するＳＢＹ系メモリと、ＳＢＹ系バ
スを制御するＳＢＹ系バスアービタと、前記ＳＢＹ系バ
スと前記ＡＣＴ系のバスとを接続するＳＢＹ系バス接続
部と、を有し、前記ＡＣＴ系は、予め定められたアドレ
ス空間を有するＡＣＴ系メモリと、前記ＡＣＴ系バスを
制御するＡＣＴ系バスアービタと、前記ＡＣＴ系バスと
前記ＳＢＹ系バスとを接続するＡＣＴ系バス接続部と、
前記ＳＢＹ系のバスアービトレーション機能と前記ＳＢ
Ｙ系プロセッサとを停止し、前記ＳＢＹ系バス接続部と
前記ＡＣＴ系バス接続部とにより前記ＳＢＹ系バスを前
記ＡＣＴ系バスに接続し、前記ＡＣＴ系バスと前記ＳＢ
Ｙ系バスとを接続したときに前記ＡＣＴ系メモリと前記
ＳＢＹ系メモリとのアドレス空間が重複しないように前
記ＳＢＹ系メモリのアドレスを変更し、予め設定された
論理物理アドレス変換テーブル（ＴＬＢ）により前記Ｓ
ＢＹ系メモリのアドレスと前記ＡＣＴ系の論理アドレス
空間の論理アドレスとの対応付けをおこない、この対応
付けられた論理アドレスにより、前記ＳＢＹ系メモリを
前記ＡＣＴ系メモリとして試験するＡＣＴ系プロセッサ
と、を備えて構成されている。
Ｔ系とＳＢＹ系とを有する二重化された装置のＳＢＹ系
のメモリの試験方式において、前記ＳＢＹ系は、前記Ｓ
ＢＹ系を制御するＳＢＹ系プロセッサと、予め定められ
たアドレス空間を有するＳＢＹ系メモリと、ＳＢＹ系バ
スを制御するＳＢＹ系バスアービタと、前記ＳＢＹ系バ
スと前記ＡＣＴ系のバスとを接続するＳＢＹ系バス接続
部と、を有し、前記ＡＣＴ系は、予め定められたアドレ
ス空間を有するＡＣＴ系メモリと、前記ＡＣＴ系バスを
制御するＡＣＴ系バスアービタと、前記ＡＣＴ系バスと
前記ＳＢＹ系バスとを接続するＡＣＴ系バス接続部と、
前記ＳＢＹ系のバスアービトレーション機能と前記ＳＢ
Ｙ系プロセッサとを停止し、前記ＳＢＹ系バス接続部と
前記ＡＣＴ系バス接続部とにより前記ＳＢＹ系バスを前
記ＡＣＴ系バスに接続し、前記ＡＣＴ系バスと前記ＳＢ
Ｙ系バスとを接続したときに前記ＡＣＴ系メモリと前記
ＳＢＹ系メモリとのアドレス空間が重複しないように前
記ＳＢＹ系メモリのアドレスを変更し、予め設定された
論理物理アドレス変換テーブル（ＴＬＢ）により前記Ｓ
ＢＹ系メモリのアドレスと前記ＡＣＴ系の論理アドレス
空間の論理アドレスとの対応付けをおこない、この対応
付けられた論理アドレスにより、前記ＳＢＹ系メモリを
前記ＡＣＴ系メモリとして試験するＡＣＴ系プロセッサ
と、を備えて構成されている。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は、本発明のメモリの試験方式の一つ
の実施の形態を示すブロック図である。
の実施の形態を示すブロック図である。
【００１５】図１に示す本実施の形態は、ＡＣＴ系とＳ
ＢＹ系とを有する二重化された装置のＳＢＹ系のメモリ
の試験方式において、ＳＢＹ系は、ＳＢＹ系を制御する
ＳＢＹ系プロセッサ７と、予め定められたアドレス空間
を有するＳＢＹ系メモリ８と、ＳＢＹ系バス１１を制御
するＳＢＹ系バスアービタ１０と、ＳＢＹ系バス１１と
ＡＣＴ系のバスとを接続するＳＢＹ系バス接続部９と、
を有し、ＡＣＴ系は、予め定められたアドレス空間を有
するＡＣＴ系メモリ２と、ＡＣＴ系バス５を制御するＡ
ＣＴ系バスアービタ４と、ＡＣＴ系バス５とＳＢＹ系バ
ス１１とを接続するＡＣＴ系バス接続部３と、ＳＢＹ系
のバスアービトレーション機能とＳＢＹ系プロセッサ７
とを停止し、ＳＢＹ系バス接続部９とＡＣＴ系バス接続
部３とによりＳＢＹ系バス１１をＡＣＴ系バス５に接続
し、ＡＣＴ系バス５とＳＢＹ系バス１１とを接続したと
きにＡＣＴ系メモリ２とＳＢＹ系メモリ８とのアドレス
空間が重複しないようにＳＢＹ系メモリ８のアドレスを
変更し、予め設定された論理物理アドレス変換テーブル
１３（ＴＬＢ）によりＳＢＹ系メモリ８のアドレスとＡ
ＣＴ系の論理アドレス空間の論理アドレスとの対応付け
をおこない、この対応付けられた論理アドレスにより、
ＳＢＹ系メモリ８をＡＣＴ系メモリ２として試験するＡ
ＣＴ系プロセッサ１とにより構成されている。
ＢＹ系とを有する二重化された装置のＳＢＹ系のメモリ
の試験方式において、ＳＢＹ系は、ＳＢＹ系を制御する
ＳＢＹ系プロセッサ７と、予め定められたアドレス空間
を有するＳＢＹ系メモリ８と、ＳＢＹ系バス１１を制御
するＳＢＹ系バスアービタ１０と、ＳＢＹ系バス１１と
ＡＣＴ系のバスとを接続するＳＢＹ系バス接続部９と、
を有し、ＡＣＴ系は、予め定められたアドレス空間を有
するＡＣＴ系メモリ２と、ＡＣＴ系バス５を制御するＡ
ＣＴ系バスアービタ４と、ＡＣＴ系バス５とＳＢＹ系バ
ス１１とを接続するＡＣＴ系バス接続部３と、ＳＢＹ系
のバスアービトレーション機能とＳＢＹ系プロセッサ７
とを停止し、ＳＢＹ系バス接続部９とＡＣＴ系バス接続
部３とによりＳＢＹ系バス１１をＡＣＴ系バス５に接続
し、ＡＣＴ系バス５とＳＢＹ系バス１１とを接続したと
きにＡＣＴ系メモリ２とＳＢＹ系メモリ８とのアドレス
空間が重複しないようにＳＢＹ系メモリ８のアドレスを
変更し、予め設定された論理物理アドレス変換テーブル
１３（ＴＬＢ）によりＳＢＹ系メモリ８のアドレスとＡ
ＣＴ系の論理アドレス空間の論理アドレスとの対応付け
をおこない、この対応付けられた論理アドレスにより、
ＳＢＹ系メモリ８をＡＣＴ系メモリ２として試験するＡ
ＣＴ系プロセッサ１とにより構成されている。
【００１６】なお、図１には、ＡＣＴ系プロセッサ１と
ＡＣＴ系バスアービタ４とに供給するクロックパルスを
発生するＡＣＴ系クロック部６と、ＳＢＹ系プロセッサ
７とＳＢＹ系バスアービタ１０とに供給するクロックパ
ルスを発生するＳＢＹ系クロック部１２とを併せて示し
ている。
ＡＣＴ系バスアービタ４とに供給するクロックパルスを
発生するＡＣＴ系クロック部６と、ＳＢＹ系プロセッサ
７とＳＢＹ系バスアービタ１０とに供給するクロックパ
ルスを発生するＳＢＹ系クロック部１２とを併せて示し
ている。
【００１７】次に、本実施の形態のメモリの試験方式の
動作を図２を参照して詳細に説明する。
動作を図２を参照して詳細に説明する。
【００１８】図２は、ＡＣＴ系メモリ空間，ＳＢＹ系メ
モリ空間，ＡＣＴ系物理アドレス空間及びＡＣＴ系論理
アドレス空間の関係の一例を示す図であり、例えば、３
２ビットのプロセッサのアドレス空間での例を示してい
る。そして、アドレス００００００００（Ｈ）（１６進
数を表す）から１ｆｆｆｆｆｆｆ（Ｈ）の一部の同一の
アドレスを占めているＡＣＴ系メモリ２とＳＢＹ系メモ
リ８とのうちのＡＣＴ系メモリ２は同じアドレスにあ
り、また、ＳＢＹ系メモリ８は２０００００００（Ｈ）
からのエリアに移動したＡＣＴ系物理アドレス空間と、
ＡＣＴ系物理アドレス空間上のＳＢＹ系メモリ８をブロ
ックに分けこの分けたブロックのうちの一つのブロック
を論理物理アドレス変換テーブル１３（ＴＬＢ）に基づ
いて対応付けしたＡＣＴ系論理アドレス空間とを示して
いる。ここで、論理物理アドレス変換テーブル１３（Ｔ
ＬＢ）とは、予めＡＣＴ系プロセッサ１に設定し、物理
アドレスを論理アドレスに対応づけるテーブルである。
モリ空間，ＡＣＴ系物理アドレス空間及びＡＣＴ系論理
アドレス空間の関係の一例を示す図であり、例えば、３
２ビットのプロセッサのアドレス空間での例を示してい
る。そして、アドレス００００００００（Ｈ）（１６進
数を表す）から１ｆｆｆｆｆｆｆ（Ｈ）の一部の同一の
アドレスを占めているＡＣＴ系メモリ２とＳＢＹ系メモ
リ８とのうちのＡＣＴ系メモリ２は同じアドレスにあ
り、また、ＳＢＹ系メモリ８は２０００００００（Ｈ）
からのエリアに移動したＡＣＴ系物理アドレス空間と、
ＡＣＴ系物理アドレス空間上のＳＢＹ系メモリ８をブロ
ックに分けこの分けたブロックのうちの一つのブロック
を論理物理アドレス変換テーブル１３（ＴＬＢ）に基づ
いて対応付けしたＡＣＴ系論理アドレス空間とを示して
いる。ここで、論理物理アドレス変換テーブル１３（Ｔ
ＬＢ）とは、予めＡＣＴ系プロセッサ１に設定し、物理
アドレスを論理アドレスに対応づけるテーブルである。
【００１９】図１において、ＡＣＴ系プロセッサ１は、
ＳＢＹ系バスアービタ１０とＳＢＹ系プロセッサ７とを
動作させるためのＳＢＹ系クロック部１２から出力され
るクロックパルスがＳＢＹ系バスアービタ１０とＳＢＹ
系プロセッサ７とに供給されないようにするための命令
を実行する。すると、この命令の実行により、ＳＢＹ系
クロック部１２とＳＢＹ系バスアービタ１０とを、ま
た、ＳＢＹ系クロック部１２とＳＢＹ系プロセッサ７と
を接続している、例えば、このスイッチ等がオフされＳ
ＢＹ系クロック部１２から出力されるクロックパルスが
ＳＢＹ系バスアービタ１０とＳＢＹ系プロセッサ７とに
供給されなくなり、ＳＢＹ系バスアービタ１０とＳＢＹ
系プロセッサ７とが停止する。次に、ＡＣＴ系バス接続
部３とＳＢＹ系バス接続部９とによりリレー等を使用し
て、ＡＣＴ系バス接続部３とＳＢＹ系バス接続部９とを
接続しているＡＣＴ系・ＳＢＹ系間バスにＡＣＴ系バス
５とＳＢＹ系バス１１とを接続し、ＳＢＹ系バス１１が
ＡＣＴ系バス５と同一のバスとして制御できるようにす
る。このとき、ＳＢＹ系メモリ空間は、図２に示すよう
に、ＳＢＹ系バス１１のアドレスの最上位の二分の一バ
イトに一を加えることにより、ＡＣＴ系メモリ空間と重
複しない空間にマッピングされＡＣＴ系物理アドレス空
間上のＳＢＹ系メモリ８に対応付けられる。次に、ＡＣ
Ｔ系プロセッサ１は、マッピング後のＡＣＴ系物理アド
レス空間上のＳＢＹ系メモリ８をＴＬＢ１３で管理する
サイズの複数のブロックに分割し、図２に示すように、
試験対象となる先頭の一ブロックのアドレスを示すＡＣ
Ｔ系物理アドレスをＴＬＢ１３を参照してＡＣＴ系論理
アドレス空間に対応づける。そして、ＡＣＴ系プロセッ
サ１は、ＡＣＴ系論理アドレス空間に対応づけられたブ
ロック内のメモリに対して、自メモリに対してアクセス
するようにデータを書き込んだり読み出したりして、ラ
イト／リード試験を行う。すなわち、ＡＣＴ系プロセッ
サ１により直接ＳＢＹ系メモリ８のライト／リード試験
を行う。この動作を分割した複数のブロックのうちの最
終のブロックまで行うことにより、ＳＢＹ系メモリ８の
全領域について試験を行う。そして、ＳＢＹ系メモリ８
の全領域について試験が完了すると、ＡＣＴ系プロセッ
サ１は、ＳＢＹ系クロック部１２から出力されるクロッ
クパルスがＳＢＹ系バスアービタ１０とＳＢＹ系プロセ
ッサ７とに供給されるようにするための命令を実行し、
ＳＢＹ系クロック部１２から出力されるクロックパルス
が、例えば、スイッチ等を経由して、ＳＢＹ系バスアー
ビタ１０とＳＢＹ系プロセッサ７とに供給され、ＳＢＹ
系バスアービタ１０とＳＢＹ系プロセッサ７とが動作を
開始する。
ＳＢＹ系バスアービタ１０とＳＢＹ系プロセッサ７とを
動作させるためのＳＢＹ系クロック部１２から出力され
るクロックパルスがＳＢＹ系バスアービタ１０とＳＢＹ
系プロセッサ７とに供給されないようにするための命令
を実行する。すると、この命令の実行により、ＳＢＹ系
クロック部１２とＳＢＹ系バスアービタ１０とを、ま
た、ＳＢＹ系クロック部１２とＳＢＹ系プロセッサ７と
を接続している、例えば、このスイッチ等がオフされＳ
ＢＹ系クロック部１２から出力されるクロックパルスが
ＳＢＹ系バスアービタ１０とＳＢＹ系プロセッサ７とに
供給されなくなり、ＳＢＹ系バスアービタ１０とＳＢＹ
系プロセッサ７とが停止する。次に、ＡＣＴ系バス接続
部３とＳＢＹ系バス接続部９とによりリレー等を使用し
て、ＡＣＴ系バス接続部３とＳＢＹ系バス接続部９とを
接続しているＡＣＴ系・ＳＢＹ系間バスにＡＣＴ系バス
５とＳＢＹ系バス１１とを接続し、ＳＢＹ系バス１１が
ＡＣＴ系バス５と同一のバスとして制御できるようにす
る。このとき、ＳＢＹ系メモリ空間は、図２に示すよう
に、ＳＢＹ系バス１１のアドレスの最上位の二分の一バ
イトに一を加えることにより、ＡＣＴ系メモリ空間と重
複しない空間にマッピングされＡＣＴ系物理アドレス空
間上のＳＢＹ系メモリ８に対応付けられる。次に、ＡＣ
Ｔ系プロセッサ１は、マッピング後のＡＣＴ系物理アド
レス空間上のＳＢＹ系メモリ８をＴＬＢ１３で管理する
サイズの複数のブロックに分割し、図２に示すように、
試験対象となる先頭の一ブロックのアドレスを示すＡＣ
Ｔ系物理アドレスをＴＬＢ１３を参照してＡＣＴ系論理
アドレス空間に対応づける。そして、ＡＣＴ系プロセッ
サ１は、ＡＣＴ系論理アドレス空間に対応づけられたブ
ロック内のメモリに対して、自メモリに対してアクセス
するようにデータを書き込んだり読み出したりして、ラ
イト／リード試験を行う。すなわち、ＡＣＴ系プロセッ
サ１により直接ＳＢＹ系メモリ８のライト／リード試験
を行う。この動作を分割した複数のブロックのうちの最
終のブロックまで行うことにより、ＳＢＹ系メモリ８の
全領域について試験を行う。そして、ＳＢＹ系メモリ８
の全領域について試験が完了すると、ＡＣＴ系プロセッ
サ１は、ＳＢＹ系クロック部１２から出力されるクロッ
クパルスがＳＢＹ系バスアービタ１０とＳＢＹ系プロセ
ッサ７とに供給されるようにするための命令を実行し、
ＳＢＹ系クロック部１２から出力されるクロックパルス
が、例えば、スイッチ等を経由して、ＳＢＹ系バスアー
ビタ１０とＳＢＹ系プロセッサ７とに供給され、ＳＢＹ
系バスアービタ１０とＳＢＹ系プロセッサ７とが動作を
開始する。
【００２０】以上の説明では、３２ビットのプロセッサ
のアドレス空間での例を示したが、１６ビットや６４ビ
ット等のプロセッサのアドレス空間でも同様に、ＡＣＴ
系バス５とＳＢＹ系バス１１とを接続したときにＡＣＴ
系メモリ２とＳＢＹ系メモリ８とのアドレス空間が重複
しないようにＳＢＹ系メモリ８のアドレスを変更し、予
め設定された論理物理アドレス変換テーブル１３（ＴＬ
Ｂ）によりＳＢＹ系メモリ８のアドレスとＡＣＴ系の論
理アドレス空間の論理アドレスとの対応付けをおこな
い、この対応付けられた論理アドレスにより、ＳＢＹ系
メモリ８をＡＣＴ系メモリ２として試験しても良い。
のアドレス空間での例を示したが、１６ビットや６４ビ
ット等のプロセッサのアドレス空間でも同様に、ＡＣＴ
系バス５とＳＢＹ系バス１１とを接続したときにＡＣＴ
系メモリ２とＳＢＹ系メモリ８とのアドレス空間が重複
しないようにＳＢＹ系メモリ８のアドレスを変更し、予
め設定された論理物理アドレス変換テーブル１３（ＴＬ
Ｂ）によりＳＢＹ系メモリ８のアドレスとＡＣＴ系の論
理アドレス空間の論理アドレスとの対応付けをおこな
い、この対応付けられた論理アドレスにより、ＳＢＹ系
メモリ８をＡＣＴ系メモリ２として試験しても良い。
【００２１】
【発明の効果】以上説明したように、本発明のメモリの
試験方式によれば、ＡＣＴ系プロセッサにより、ＳＢＹ
系のバスアービトレーション機能とＳＢＹ系プロセッサ
とを停止し、ＳＢＹ系のバスをＡＣＴ系のバスに接続
し、ＡＣＴ系バスとＳＢＹ系バス１１とを接続したとき
にＡＣＴ系メモリとＳＢＹ系メモリとのアドレス空間が
重複しないようにＳＢＹ系メモリのアドレスを変更し、
ＡＣＴ系プロセッサに予め設定した論理物理アドレス変
換テーブル（ＴＬＢ）によりＳＢＹ系メモリのアドレス
とＡＣＴ系の論理アドレス空間の論理アドレスとの対応
付けをおこない、この対応付けられた論理アドレスによ
り、ＳＢＹ系メモリをＡＣＴ系メモリとして試験するよ
うにしたので、バス制御の回数が少なく、メモリの試験
に多大な時間が掛からず、また、試験できない領域がな
い。
試験方式によれば、ＡＣＴ系プロセッサにより、ＳＢＹ
系のバスアービトレーション機能とＳＢＹ系プロセッサ
とを停止し、ＳＢＹ系のバスをＡＣＴ系のバスに接続
し、ＡＣＴ系バスとＳＢＹ系バス１１とを接続したとき
にＡＣＴ系メモリとＳＢＹ系メモリとのアドレス空間が
重複しないようにＳＢＹ系メモリのアドレスを変更し、
ＡＣＴ系プロセッサに予め設定した論理物理アドレス変
換テーブル（ＴＬＢ）によりＳＢＹ系メモリのアドレス
とＡＣＴ系の論理アドレス空間の論理アドレスとの対応
付けをおこない、この対応付けられた論理アドレスによ
り、ＳＢＹ系メモリをＡＣＴ系メモリとして試験するよ
うにしたので、バス制御の回数が少なく、メモリの試験
に多大な時間が掛からず、また、試験できない領域がな
い。
【図１】本発明のメモリの試験方式の一つの実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】ＡＣＴ系メモリ空間，ＳＢＹ系メモリ空間，Ａ
ＣＴ系物理アドレス空間及びＡＣＴ系論理アドレス空間
の関係の一例を示す図である。
ＣＴ系物理アドレス空間及びＡＣＴ系論理アドレス空間
の関係の一例を示す図である。
【図３】従来のメモリの試験方式のブロック図である。
【図４】他の従来のメモリの試験方式のブロック図であ
る。
る。
１ ＡＣＴ系プロセッサ ２ ＡＣＴ系メモリ ３ ＡＣＴ系バス接続部 ４ ＡＣＴ系バスアービタ ５ ＡＣＴ系バス ６ ＡＣＴ系クロック部 ７ ＳＢＹ系プロセッサ ８ ＳＢＹ系メモリ ９ ＳＢＹ系バス接続部 １０ ＳＢＹ系バスアービタ １１ ＳＢＹ系バス １２ ＳＢＹ系クロック部 １３ 論理物理アドレス変換テーブル ３１ ＡＣＴ系プロセッサ ３２ ＡＣＴ系メモリ ３３ ＡＣＴ系バス接続装置 ３４ ＡＣＴ系バスアービタ ３５ ＡＣＴ系バス ３６ ＳＢＹ系プロセッサ ３７ ＳＢＹ系メモリ ３８ ＳＢＹ系バス接続装置 ３９ ＳＢＹ系バスアービタ ４０ ＳＢＹ系バス ４１ ＡＣＴ系プロセッサ ４２ ＳＢＹ系プロセッサ ４３ ＳＢＹ系メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 11/20
Claims (4)
- 【請求項１】 プロセッサとメモリとバスを制御するバ
スアービタとを有する二重化された装置のＳＢＹ系のメ
モリの試験方式において、 ＡＣＴ系プロセッサにより、前記ＳＢＹ系のバスアービ
トレーション機能とＳＢＹ系プロセッサとを停止し、前
記ＳＢＹ系のバスをＡＣＴ系のバスに接続し、前記ＡＣ
Ｔ系バスと前記ＳＢＹ系バスとを接続したときにＡＣＴ
系メモリとＳＢＹ系メモリとのアドレス空間が重複しな
いように前記ＳＢＹ系メモリのアドレスを変更し、ＡＣ
Ｔ系プロセッサに予め設定した論理物理アドレス変換テ
ーブル（ＴＬＢ）により前記ＳＢＹ系メモリのアドレス
と前記ＡＣＴ系の論理アドレス空間の論理アドレスとの
対応付けをおこない、この対応付けられた論理アドレス
により、前記ＳＢＹ系メモリを前記ＡＣＴ系メモリとし
て試験するようにしたことを特徴とするメモリの試験方
式。 - 【請求項２】 ＡＣＴ系とＳＢＹ系とを有する二重化さ
れた装置のＳＢＹ系のメモリの試験方式において、 前記ＳＢＹ系は、前記ＳＢＹ系を制御するＳＢＹ系プロ
セッサと、 予め定められたアドレス空間を有するＳＢＹ系メモリ
と、 ＳＢＹ系バスを制御するＳＢＹ系バスアービタと、 前記ＳＢＹ系バスと前記ＡＣＴ系のバスとを接続するＳ
ＢＹ系バス接続部と、を有し、 前記ＡＣＴ系は、予め定められたアドレス空間を有する
ＡＣＴ系メモリと、 前記ＡＣＴ系バスを制御するＡＣＴ系バスアービタと、 前記ＡＣＴ系バスと前記ＳＢＹ系バスとを接続するＡＣ
Ｔ系バス接続部と、 前記ＳＢＹ系のバスアービトレーション機能と前記ＳＢ
Ｙ系プロセッサとを停止し、前記ＳＢＹ系バス接続部と
前記ＡＣＴ系バス接続部とにより前記ＳＢＹ系バスを前
記ＡＣＴ系バスに接続し、前記ＡＣＴ系バスと前記ＳＢ
Ｙ系バスとを接続したときに前記ＡＣＴ系メモリと前記
ＳＢＹ系メモリとのアドレス空間が重複しないように前
記ＳＢＹ系メモリのアドレスを変更し、予め設定された
論理物理アドレス変換テーブル（ＴＬＢ）により前記Ｓ
ＢＹ系メモリのアドレスと前記ＡＣＴ系の論理アドレス
空間の論理アドレスとの対応付けをおこない、この対応
付けられた論理アドレスにより、前記ＳＢＹ系メモリを
前記ＡＣＴ系メモリとして試験するＡＣＴ系プロセッサ
と、 を備えたことを特徴とするメモリの試験方式。 - 【請求項３】 前記ＡＣＴ系プロセッサは、前記ＳＢＹ
系の前記バスアービタにこのバスアービタを駆動するた
めのクロックパルスを供給しないようにして、前記ＳＢ
Ｙ系のバスアービトレーション機能を停止するようにし
たことを特徴とする請求項１又は２記載のメモリの試験
方式。 - 【請求項４】 前記ＡＣＴ系プロセッサは、前記ＳＢＹ
系プロセッサにこのプロセッサを駆動するためのクロッ
クパルスを供給しないようにして、前記ＳＢＹ系プロセ
ッサを停止するようにしたことを特徴とする請求項１又
は２記載のメモリの試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22675897A JP3220060B2 (ja) | 1997-08-22 | 1997-08-22 | メモリの試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22675897A JP3220060B2 (ja) | 1997-08-22 | 1997-08-22 | メモリの試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165945A JPH1165945A (ja) | 1999-03-09 |
| JP3220060B2 true JP3220060B2 (ja) | 2001-10-22 |
Family
ID=16850162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22675897A Expired - Fee Related JP3220060B2 (ja) | 1997-08-22 | 1997-08-22 | メモリの試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220060B2 (ja) |
-
1997
- 1997-08-22 JP JP22675897A patent/JP3220060B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1165945A (ja) | 1999-03-09 |
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