JPS5935455B2 - セイギヨソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、論理装置の制御に関し、特にコンピュータ等
、情報処理関係の中央処理装置に対する命令再試行制御
装置に関する。

最近コンピュータの社会への進出は著しく、その信頼性
、河川性が非常に重要になつてきている。

コンピュータの信頼性に関しては、それに使われる部品
の故障率に依存し、故障の少い部品を使用することによ
りより高い信頼度を持つコンピュータ″システムができ
る。一方コンピュータシステムの河川性とは、その信頼
性にも関係するが、更に、部分的な障害に対しては障害
装置を切り離し再構成した後、処理を続行させたり、間
欠障害に対してはエラーを起したオペレーションの再試
行により河川性を高めることができる。再試行に関して
入出力装置の場合、ＣＰＵでエラー解析した後、人出力
装置に対して再び同じコマンドを出せばよく制御は比較
的簡単である。これに対して、ＣＰＵの間欠障害に対す
る再試行は、通常ＣＰＵ自身で制御しなければならない
事もあり、非常に困難な問題である。本発明は、このＣ
ＰＵの命令再試行技術に係わるものである。ＣＰＵの命
令再試行は、ある命令でエラーが発生した場合、ＣＰＵ
に行われるすべてに対し該命令実行前の状態を再現して
再実行すればよく、基本的には、ＣＰＵ内のプログラム
操作可能レジスタ、メモリ状態、他装置の内部状態の再
現である。

命令再試行の基本的なアプローチとしては、プロＪ グ
ラム操作可能なレジスタにコピーレジスタを設けておき
各命令実行前の値を常に保持するようにし、ある命令実
行中にエラーが発生したとき、その命◆実行直前の状態
に戻れるようにする。更に命令実行中のメモリ書変え、
外部指令発行等は、ｊ 該命令実行前の状態の再現が非
常に困難であるので、再試行不可インデイケータを設け
、メモリ書変え等を発行する場合には、この再試行不可
インデイケータをセツトするようにする。また、すべて
のプログラム操作可能なレジスタにコピーレジスタを設
けることはＣＯｓｔの点で問題であるため、通常、使用
頻度、書換え頻度の高いレジスタに対してのみコピーレ
ジスタを設け、使用頻度、書変え頻度の低いレジスタに
対しては、コピーレジスタを設けず、そのレジスタの書
換えが行われるときに、再試行不可インデイケータをセ
ツトするのが実際的である。従来、命令再試行の制御は
、ハードウエア、ソフトウエアの単独もしくは、それぞ
れの組合せにより実現されていた。

特に高速化された装置においては連続する命令がオーバ
ラツプに処理されており、再試行処理が非常に複雑とな
り、後々まで種々の問題を残し、ハードウエア単独で再
試行制御する場合、融通性がないため変更が難しく、ま
たハーデウエア量が増えコスト、再試行の信憑性の点で
問題である。フアームウエアで制御する場合、融通性に
は富むが、フアームウエア制御回路が、再試行制御のハ
ードコアとなり、相当大きなものであり、従つて再試行
の結果の信憑性が問題である。ソフトウエアで制御する
場合、フアームウエアの場合と同じく融通性には富むが
、フアームウエア以上に再試行制御のハードコアが大き
くなり再試行結果の信憑性が問題である。本発明は、装
置に命令再試行に基本的に必要なコピーレジスタと再試
行不可インデイケータを設け、命令再試行の制御を、通
常別業務を処理している他装置から行うようにして、前
述の従来問題となつている、再試行制御の融通性、再試
行結果の信憑性、コスト面での向上を計ろうとするもの
である。

一般に、処理結果の信憑性を重視する必要がある場合、
装置内にバリテイチエツク、回路の２重化等の技術によ
り、エラー検出できるようにしておく必要がある。

本発明を適用する装置に於いても、十分なエラー検出機
構が必要である。次に本発明の構成および原理について
述べる。

命令再試行を行わせようとする装置に、前述の適当なコ
ピーレジスタ、再試行不可インデイケータ又は再試行の
可能性を判定する情報を読取れるようにしておく。更に
、エラーを検出したら直ちにクロツク停止等の手段によ
り装置内部状態を凍結するようにし、また、命令再試行
を制脚する装置へ障害報告機能を設ける。エラーを検出
した時、命令再試行制御装置に障害報告されると、命令
再試行制御装置は、前述コピーレジスタおよび命令再試
行不可インデイケータ又は命令再試行可否判定可能な情
報を読取り、再試行可能であれば、コピーレジスタを用
いて、プログラム操作可能レジスタをエラー発生した命
令実行前の状態に戻してスタートさせる。次に本発明の
一実施例について、図面を用いて説明する。

第１図は、本発明の一実施例の構成について図示したも
のであり、１０は、命令の再試行を行なおうとするＣＰ
Ｕであり、１１はＣＰＵｌＯのエラー検出時に、ＣＰＵ
ｌＯの命令再試行を制御する命令再試行制御装置である
。

１２１〜１２９はＣＰＵｌＯのプログラム操作可能レジ
スタであり、１３１〜１３９はそれらに対応するコピー
レジスタである。

命令実行毎にコピーレジスタ群１３１〜１３９の中の各
コピーレジスタは対応するプログラム操作可能レジスタ
の該実行前の値を格納するようにしておく。命令再試行
不可インデイケータ１４は、各命令実行開始時点でオフ
１こりセツトされ、命令実行中メモリ書換え、外部装置
への指令を発行した場合、命令再試行不可としてオンに
セツトされる。ＣＰＵｌＯ内のエラー検出回路２０は、
従来技術であるバリテイチエツク回路の２重化等の技術
により実現されている。１９はＣＰＵｌＯのクロツク発
振回路である。

ＣＰＵｌＯの制御回路１２は命令再試行制御装置１１と
のインターフエイスの制御を司る。２１は命令再試行制
御装置の制御回路である。

次に本発明の動作について本実施例に則して説明する。

ＣＰＵｌＯ内でエラーが発生し、エラー検出回路２０に
てエラー検出されると制御線２６を通してクロツタ発振
回路１９を止めエラー発生時点のＣＰＵｌＯの内部状態
を凍結すると共に、制御線２３からインターフエイス回
路１２を通して、命令再試行制御装置１１にエラー発生
報告を行う。

命令再試行制御装置１１は、通常人出力制御等別業務を
処理中であるが、ＣＰＵｌＯからのエラー発生報告を受
けると、再試行制御装置１１の制御部２１は処理中の業
務を区切りのよい時点で中断し、命介再試行の制御を司
る。すなわち、インタ一フエイスバス２２を通して、コ
ピーレジスタ群１３１〜１３９および再試行不可インデ
イケータ１４を読込む。この読込み処理中、ＣＰＵｌＯ
のクロツクは止めておき、読込み処理によりＣＰＵｌＯ
の内部状態は変らないようにする。

次に再試行不可インデイケータがオンかどうか判断し、
オンの場合再試行不可能であるが、オフの場合コピーレ
ジスタの値を対応するプログラム操作可能レジスタに格
納し、また対応するコピーレジスタを持たないプログラ
ム操作可能レジスタ値をそのままにして、外部インター
フエイス２２から制御線３１を通してクロツク発振停止
解除を行うことによりＣＰＵｌＯに対し命令スタート起
動をかける。

ＣＰＵ内レジスタの書込み、読出しは次のようにして行
う。

データバス３２はデータレジスタ１６の値を１２１〜１
３９のうち、選択レジスタ１８で指定されたレジスタに
セツトする３２ビツト巾データバスを示し、データバス
３３も同じく３２ビツト巾データバスであり、レジスタ
１２１〜１３９のうち選択レジスタ１８で指令されたレ
ジスタの値がセツトされる。

図には示されていないが外部から読出しおよび書き込み
指令ができ、読出し指令の場合、読出し指令を出す毎に
、データバス３３上のデータを選択ゲート群１５を通し
て、上位から８ビツトづつインタフエースにセツトされ
、また書込み指令の場合、書込み指令を出すことにより
、データバス３２上のデータが選択されたレジスタへの
書込みが行われる。選択レジスタ１８およびデータレジ
スタ１６は外部からセツト可能であるが、外部インタフ
エースは８ビツトであるためデータレジスタ１６には選
択ゲート群１７により４回に分けてセツトする。外部か
らＣＰＵ内レジスタの値を読出す場合、読出したいレジ
スタ番号を選択レジスタ１８にセツトし、読出し指令を
４回出す事により、データバス３３の値を読出すことが
できる。外部からＣＰＵ内レジスタに書込む場合も同じ
ように、書込みたいレジスタ番号を選択レジスタ１８に
セツトし、データレジスタ１６に８ビツトづつ４回に分
けて書込んだ後、書込指令を出す事により所望のレジス
タに書込む事ができる。第２図は、本発明を適用した一
実施例において、ＣＰＵと命令再試行制御装置との間で
、命令再試行制御に用いるインターフエースを図示した
ものである。

この実施例において、命令再試行制御装置は通常１／Ｏ
制御装置として動作しており，ＣＰＵからの指令に従つ
て（第１図２２および第２図とは別インターフエースで
あり、図示および説明は省略する）、通常の１／Ｏイン
ターJャGースを用いて１／Ｏ装置群の制御を行つている
が、ＣＰＵの命令再試行もこの１／０インターフエース
でもつて制御する。

第２図に於いて、２５１は１／Ｏ制御装置、２５０は１
／０装置である。

２０１は入出力動作させようとする１／Ｏ装置を指定す
る８ビツトのアドレスバスである。

２０２は１／０装置への書込みデータ８ビツトバス、２
０３はそのタイミング信号であり２０４は１／０装置へ
の読出し要求信号、２０５は１／０装置でセツトする読
出しデータ８ビツトバス、２０６はそのタイミング信号
であり、なお、この２０６は、前記書込みデータ受取り
完了信号としても用いられる。

２０８は８ビツトの割込信号バスであり、各１／０装置
に対し１ビツト割当てられる。

２０９は１／０装置のイニシヤライズ信号、２１０は１
／０装置強制終了信号である。

２１１は１／Ｏ装置の動作開始信号であり、診断用等の
特殊用途に用いられる。

以上１／０インターフエースについて詳しく説明したが
、ＣＰＵの命令再試行の制御においても、エラー発生報
告は８ビツトの割込信号バス２０８中の１ビツト、ＣＰ
Ｕ内レジスタの読出し書込みには２０１〜２０６の各バ
ス、ＣＰＵに対する命令スタート起動′こは２０１，２
１１を利用することができ、１／０装置の制御と共通に
なる。以上、本発明の詳細について具体的に本実施例を
用いて説明したが、本発明はこの実施例に限定される事
なく、次の如く拡張する事ができる。まず第一にＣＰＵ
ｌＯは必ずしも、ＣＰＵに限定する必要はなく、一般に
プログラム制御の論理装置としてよい。第二に命令再試
行不可インデイケータは、本実施例では説明を簡単にす
るため、メモリ書換え、外部装置への指令等の発生に対
しセツトされるとしたが、その場合でも単純なストア命
令等、条件により再試行可能な場合があり、もつときめ
の細いセツト規則がありうる。

また命令再試行インデイケータビツトの形をとらなくと
も、一般的に命令再試行可否の判断可能なデータが格納
されているレジスタとしてよい。そして第三にプログラ
ム制薗可能なレジスタとの各レジスタとコピーレジスタ
群の各レジスタとの対応は必ずしも必要なく、＝般にあ
る命令を実行中に中断してその命令実行前に戻して再実
行させた結果と、その命令を中断せず最後まで実行させ
た結果が同一となるに必要十分となるような、命令実行
前の実行条件を再現する手段としてよい。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる構成要素を示す図で
ある。 第２図は第１図におけるＣＰＵと命令再試行制（財）装
置との間のインターフエイレスの一例を示した図である
。図において用いた主な符号を説明する。１０・・・・
・・ＣＰＵｌｌｌ・・・・・・ＣＰＵの命令再試行制御
装置、１２１〜１３９・・・・・ルジスタ群、１４・・
・・・・インデイケータ、１５，１７・・・・・・選択
制岬ゲート群、１６・・・・・・データレジスタ、１８
・・・・・・選択レジスタ、１９・・・・・・クロツク
発振回路、２０・・・・・・エラー検出回路、２１・・
・・・・制御部、２０１・・・・・・１／／０装置を指
定するアドレスバス、２０２・・・・・・１／０装置へ
の書込データ、２０３・・・・・・書込データのタイミ
ング信号、２０４・・・・・・１／Ｏ装置への読出し要
求信号、２０５・・・・・・１／０装置でセツトする読
出しデータ、２０６・・・・・・読出しデータのタイミ
ング信号又は書込データ受取信号、２０８・・・・・・
割込信号バス、２０９・・・・・・１／Ｏ装置のイニシ
ヤライズ信号、２１０・・・・・・１／０装置強制終了
信号、２１１・・・・・・１／Ｏ装置動作開始信号。

Claims (1)

1. 【特許請求の範囲】 １ ソフトウェア命令を実行する論理部と、この論理部
   からの指令に基づき入出力装置の制御を行なう入出力制
   御部とを備えた制御装置において、前記論理部は、前記
   論理部のエラーを検出する検出手段と、このエラー検出
   手段の検出結果に応答して前記ソフトウェア命令の実行
   を停止する実行停止手段と、この実行停止手段により停
   止された命令の再試行の可否を表示する再試行可否表示
   手段と、前記エラー検出手段の検出結果に応答して前記
   入出力制御部に割込信号を送るエラー報告手段とを備え
   、前記入出力制御部は、 入出力インタフェースを介して前記再試行可否表示手段
   の表示内容を含む前記論理部の内部状態を読み出す読出
   し手段と、この読出し手段で読み出された内部状態に基
   づいて前記論理部の内部状態を復元する復元手段と、停
   止している前記論理部の実行開始を指示する指示手段と
   を備えたことを特徴とする制御装置。