JPS6336014B2 - - Google Patents
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- JPS6336014B2 JPS6336014B2 JP58185131A JP18513183A JPS6336014B2 JP S6336014 B2 JPS6336014 B2 JP S6336014B2 JP 58185131 A JP58185131 A JP 58185131A JP 18513183 A JP18513183 A JP 18513183A JP S6336014 B2 JPS6336014 B2 JP S6336014B2
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- JP
- Japan
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- error
- cpu
- recovery
- control device
- recovery control
- Prior art date
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- 238000011084 recovery Methods 0.000 claims description 47
- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、情報処理システムにおける論理装置
のエラー回復方式に関する。
のエラー回復方式に関する。
従来、情報処理システムにおいて、論理装置
（以下、CPU）に固定的なエラーが発生し、該エ
ラーCPUが動作不可能になつた場合、特開昭55
−87251号公報に示されるような、正常なCPUを
利用して該エラーを回復する方式が採用されてい
る。すなわち、この方式は、エラーが発生した
CPUの内部状態をエラーが発生していない正常
なCPUに移すことにより、該エラーCPU上で実
行されていた処理を正常なCPUがエラー発生時
点から引継ぐ方式である。しかし、この方式で
は、エラーCPU上で実行されていた処理を引継
ぐためには、エラーCPUと同等の機能を持つ別
の正常なCPUが必要であるため、CPUにエラー
が発生した時点で他に正常なCPUが存在しなけ
れば、該エラーCPU上で実行されていた処理を
引継げないという欠点がある。
（以下、CPU）に固定的なエラーが発生し、該エ
ラーCPUが動作不可能になつた場合、特開昭55
−87251号公報に示されるような、正常なCPUを
利用して該エラーを回復する方式が採用されてい
る。すなわち、この方式は、エラーが発生した
CPUの内部状態をエラーが発生していない正常
なCPUに移すことにより、該エラーCPU上で実
行されていた処理を正常なCPUがエラー発生時
点から引継ぐ方式である。しかし、この方式で
は、エラーCPU上で実行されていた処理を引継
ぐためには、エラーCPUと同等の機能を持つ別
の正常なCPUが必要であるため、CPUにエラー
が発生した時点で他に正常なCPUが存在しなけ
れば、該エラーCPU上で実行されていた処理を
引継げないという欠点がある。
本発明の目的は、上述の欠点を除去し、CPU
にエラーが発生した時点で、別の正常なCPUが
存在しない場合でも常にエラーCPU上で実行さ
れていた処理を引継げるようにした論理装置のエ
ラー回復方式を提供することにある。
にエラーが発生した時点で、別の正常なCPUが
存在しない場合でも常にエラーCPU上で実行さ
れていた処理を引継げるようにした論理装置のエ
ラー回復方式を提供することにある。
本発明によれば、論理装置と、主記憶装置と、
前記論理装置のエラー回復動作を制御する回復制
御装置とを有し、前記論理装置は、該論理装置の
エラーを検出する手段と、該エラー検出手段の検
出出力に応答して前記論理装置の動作を停止させ
る手段と、該エラーが発生した時点の命令が再試
行できるか否かを表示する手段と、該表示手段の
表示情報を前記回復制御装置に送信する送信手段
とを含んでおり、前記回復制御装置は、前記エラ
ー検出手段の検出出力に応答して、前記エラーが
検出された時点の前記論理装置の内部レジスタと
前記表示手段と前記主記憶装置との内容を記憶手
段に退避させることができると共に、前記論理装
置の修理が終了した後、前記内部レジスタ及び前
記主記憶装置からの退避内容を前記記憶手段から
前記論理装置の前記内部レジスタおよび前記主記
憶装置へ復帰させることができ、復帰させた後、
前記論理装置を起動するとともに、前記記憶手段
からの表示情報に応じた所定の処理を行なわせる
ための割込信号を前記論理装置へ送ることを特徴
とする論理装置のエラー回復方式が得られる。
前記論理装置のエラー回復動作を制御する回復制
御装置とを有し、前記論理装置は、該論理装置の
エラーを検出する手段と、該エラー検出手段の検
出出力に応答して前記論理装置の動作を停止させ
る手段と、該エラーが発生した時点の命令が再試
行できるか否かを表示する手段と、該表示手段の
表示情報を前記回復制御装置に送信する送信手段
とを含んでおり、前記回復制御装置は、前記エラ
ー検出手段の検出出力に応答して、前記エラーが
検出された時点の前記論理装置の内部レジスタと
前記表示手段と前記主記憶装置との内容を記憶手
段に退避させることができると共に、前記論理装
置の修理が終了した後、前記内部レジスタ及び前
記主記憶装置からの退避内容を前記記憶手段から
前記論理装置の前記内部レジスタおよび前記主記
憶装置へ復帰させることができ、復帰させた後、
前記論理装置を起動するとともに、前記記憶手段
からの表示情報に応じた所定の処理を行なわせる
ための割込信号を前記論理装置へ送ることを特徴
とする論理装置のエラー回復方式が得られる。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図を参照すると、本発明の一実施例は、エ
ラーを検出したCPU１０と、主記憶装置（以下、
MMU）２０と、エラーの回復処理を制御する回
復制御装置３０と、補助記憶装置４０とを有す
る。
ラーを検出したCPU１０と、主記憶装置（以下、
MMU）２０と、エラーの回復処理を制御する回
復制御装置３０と、補助記憶装置４０とを有す
る。
該回復制御装置３０は制御部３１と、記憶部３
２とを有する。
２とを有する。
CPU１０は、プログラム操作可能レジスタ群
１１１〜１１９と、エラー検出回路１３０と、ク
ロツク発振回路１３１と、該エラー検出回路１３
０でCPU１０内のエラーを検出したときCPU１
０のクロツクを停止するように前記クロツク発振
回路１３１に指示するための制御線１２３とを有
している。
１１１〜１１９と、エラー検出回路１３０と、ク
ロツク発振回路１３１と、該エラー検出回路１３
０でCPU１０内のエラーを検出したときCPU１
０のクロツクを停止するように前記クロツク発振
回路１３１に指示するための制御線１２３とを有
している。
更に、CPU１０は、エラー検出回路１３０お
よびクロツク発振回路１３１と回復制御装置３０
との間のインタフエースを制御するインタフエー
ス制御回路１３３と、エラー検出回路１３０で
CPU１０内のエラーを検出したとき、前記イン
タフエース制御回路１３３及び制御線１２０を介
して回復制御装置３０へ該エラーを報告するため
の信号を導くエラー報告用信号線１２４と、回復
制御装置３０から制御線１２０及びインタフエー
ス制御回路１３３を介して送られてきた、CPU
１０のクロツク発振停止解除信号をクロツク発振
回路１３１へ送るためのクロツク発振停止解除用
信号線１２５とを有している。
よびクロツク発振回路１３１と回復制御装置３０
との間のインタフエースを制御するインタフエー
ス制御回路１３３と、エラー検出回路１３０で
CPU１０内のエラーを検出したとき、前記イン
タフエース制御回路１３３及び制御線１２０を介
して回復制御装置３０へ該エラーを報告するため
の信号を導くエラー報告用信号線１２４と、回復
制御装置３０から制御線１２０及びインタフエー
ス制御回路１３３を介して送られてきた、CPU
１０のクロツク発振停止解除信号をクロツク発振
回路１３１へ送るためのクロツク発振停止解除用
信号線１２５とを有している。
更に、CPU１０は、プログラム操作可能レジ
スタ１１１〜１１９の内容を読出すための読出し
データバス１３７と、その読出した内容を格納す
るためのデータレジスタ１３８とを有している。
データレジスタ１３８から回復制御装置３０の制
御部３１への信号線１２１はプログラム操作可能
レジスタ群１１１〜１１９の情報を退避させるた
めの退避用信号線である。更に、CPU１０は、
プログラム操作可能レジスタ１１１〜１１９への
書込みデータを格納するためのデータレジスタ１
３９と、データレジスタ１３９の内容をプログラ
ム操作可能レジスタ１１１〜１１９へ書込むため
の書込みデータバス１３５とを有している。回復
制御装置３０の制御部３１からデータレジスタ１
３９への信号線１２２はプログラム操作可能レジ
スタ群１１１〜１１９へ情報を復帰させるための
復帰用信号線である。
スタ１１１〜１１９の内容を読出すための読出し
データバス１３７と、その読出した内容を格納す
るためのデータレジスタ１３８とを有している。
データレジスタ１３８から回復制御装置３０の制
御部３１への信号線１２１はプログラム操作可能
レジスタ群１１１〜１１９の情報を退避させるた
めの退避用信号線である。更に、CPU１０は、
プログラム操作可能レジスタ１１１〜１１９への
書込みデータを格納するためのデータレジスタ１
３９と、データレジスタ１３９の内容をプログラ
ム操作可能レジスタ１１１〜１１９へ書込むため
の書込みデータバス１３５とを有している。回復
制御装置３０の制御部３１からデータレジスタ１
３９への信号線１２２はプログラム操作可能レジ
スタ群１１１〜１１９へ情報を復帰させるための
復帰用信号線である。
更に、CPUは、プログラム操作可能レジスタ
１１１〜１１９のいずれのレジスタに対して読出
し又は書込みを行うかを選択する選択レジスタ１
３６を有している。選択レジスタ１３６は、回復
制御装置３０からの制御線１３４の信号によつて
制御される。
１１１〜１１９のいずれのレジスタに対して読出
し又は書込みを行うかを選択する選択レジスタ１
３６を有している。選択レジスタ１３６は、回復
制御装置３０からの制御線１３４の信号によつて
制御される。
更に、CPU１０は、CPU１０でエラーが発生
した時点で実行されていた命令が再試行可能か否
かの情報を保持するための命令再試行不可インデ
イケータ１３２と、割込制御回路１５０とを有し
ている。CPU１０の割込制御回路１５０は、回
復制御装置３０から割込信号線１５１を介して割
込信号を受ける。
した時点で実行されていた命令が再試行可能か否
かの情報を保持するための命令再試行不可インデ
イケータ１３２と、割込制御回路１５０とを有し
ている。CPU１０の割込制御回路１５０は、回
復制御装置３０から割込信号線１５１を介して割
込信号を受ける。
回復制御装置３０の制御部３１とMMU２０と
の間は、読出しおよび書込み用信号線２１１で接
続され、回復制御装置３０の制御部３１と補助記
憶装置４０との間は読出しおよび書込み用信号線
２１０で接続されている。
の間は、読出しおよび書込み用信号線２１１で接
続され、回復制御装置３０の制御部３１と補助記
憶装置４０との間は読出しおよび書込み用信号線
２１０で接続されている。
いま、CPU１０内でエラーが発生し、エラー
検出回路１３０にてエラーが検出されると、エラ
ー検出回路１３０は、制御線１２３を介してクロ
ツク発振回路１３１を停止してエラー発生時点の
CPU１０の内部状態を凍結すると共に、エラー
報告用信号線１２４からインタフエース制御回路
１３３を介して回復制御装置３０へエラー発生報
告を行う。
検出回路１３０にてエラーが検出されると、エラ
ー検出回路１３０は、制御線１２３を介してクロ
ツク発振回路１３１を停止してエラー発生時点の
CPU１０の内部状態を凍結すると共に、エラー
報告用信号線１２４からインタフエース制御回路
１３３を介して回復制御装置３０へエラー発生報
告を行う。
回復制御装置３０は、通常、入出力制御等の別
業務を処理中であるが、CPU１０からのエラー
発生報告を受けると、回復制御装置３０の制御部
３１は処理中の業務を中断し、回復処理の制御を
開始する。すなわち、回復制御装置３０の制御部
３１は制御線１３４を介してCPU１０の選択レ
ジスタ１３６を制御することにより、CPU１０
のプログラム操作可能レジスタ群１１１〜１１９
の内容を退避用信号線１２１を介して回復制御装
置３０の記憶部３２に退避させ、その内容を読出
しおよび書込み用信号線２１０を介して補助記憶
装置４０に退避させる。その後、回復制御装置３
０は、MMU２０の内容を、回復制御装置３０と
MMU２０との間の読出しおよび書込み用信号線
２１１を介して、該回復制御装置３０の記憶部３
２に退避させ、その内容を読出しおよび書込み用
信号線２１０を介して補助記憶装置４０に退避さ
せる。
業務を処理中であるが、CPU１０からのエラー
発生報告を受けると、回復制御装置３０の制御部
３１は処理中の業務を中断し、回復処理の制御を
開始する。すなわち、回復制御装置３０の制御部
３１は制御線１３４を介してCPU１０の選択レ
ジスタ１３６を制御することにより、CPU１０
のプログラム操作可能レジスタ群１１１〜１１９
の内容を退避用信号線１２１を介して回復制御装
置３０の記憶部３２に退避させ、その内容を読出
しおよび書込み用信号線２１０を介して補助記憶
装置４０に退避させる。その後、回復制御装置３
０は、MMU２０の内容を、回復制御装置３０と
MMU２０との間の読出しおよび書込み用信号線
２１１を介して、該回復制御装置３０の記憶部３
２に退避させ、その内容を読出しおよび書込み用
信号線２１０を介して補助記憶装置４０に退避さ
せる。
さらに、回復制御装置３０は、CPU１０の命
令再試行不可インデイケータ１３２の内容も、プ
ログラム操作可能レジスタ１１１〜１１９の内容
を補助記憶装置４０へ退避させたのと同様の方法
で、補助記憶装置４０へ退避させる。命令再試行
不可インデイケータ１３２は、各命令実行開始時
点でオフにリセツトされ、命令実行中メモリ書換
え等の条件が発生したとき、命令再試行不可とし
てオンにセツトされる。
令再試行不可インデイケータ１３２の内容も、プ
ログラム操作可能レジスタ１１１〜１１９の内容
を補助記憶装置４０へ退避させたのと同様の方法
で、補助記憶装置４０へ退避させる。命令再試行
不可インデイケータ１３２は、各命令実行開始時
点でオフにリセツトされ、命令実行中メモリ書換
え等の条件が発生したとき、命令再試行不可とし
てオンにセツトされる。
CPU１０の修理が終了した後、回復制御装置
３０は、補助記憶装置４０に退避させておいた、
CPU１０にエラーが発生した時点のCPU１０の
プログラム操作可能レジスタ１１１〜１１９の内
容を、補助記憶装置４０から読出しおよび書込み
用信号線２１０を介して回復制御装置３０の記憶
部３２に転送する。さらに、回復制御装置３０は
記憶部３２に転送された内容を復帰用信号線１２
２を介してデータレジスタ１３９へ格納し、さら
にその内容を、制御部３１より制御した選択レジ
スタ１３６で指定されるプログラム操作可能レジ
スタ１１１〜１１９へ書込み、CPU１０をエラ
ー発生時点の状態に復帰させる。
３０は、補助記憶装置４０に退避させておいた、
CPU１０にエラーが発生した時点のCPU１０の
プログラム操作可能レジスタ１１１〜１１９の内
容を、補助記憶装置４０から読出しおよび書込み
用信号線２１０を介して回復制御装置３０の記憶
部３２に転送する。さらに、回復制御装置３０は
記憶部３２に転送された内容を復帰用信号線１２
２を介してデータレジスタ１３９へ格納し、さら
にその内容を、制御部３１より制御した選択レジ
スタ１３６で指定されるプログラム操作可能レジ
スタ１１１〜１１９へ書込み、CPU１０をエラ
ー発生時点の状態に復帰させる。
次に、回復制御装置３０は、補助記憶装置４０
に退避させておいたCPU１０にエラーが発生し
た時点のMMU２０の内容を補助記憶装置４０か
ら読出しおよび書込み用信号線２１０を介して回
復制御装置３０の記憶部３２に転送する。さら
に、回復制御装置３０は、記憶部３２に転送され
た内容を、読出しおよび書込み用信号線２１１を
介してMMU２０へ転送し、MMU２０をエラー
発生時点の状態に復帰させる。
に退避させておいたCPU１０にエラーが発生し
た時点のMMU２０の内容を補助記憶装置４０か
ら読出しおよび書込み用信号線２１０を介して回
復制御装置３０の記憶部３２に転送する。さら
に、回復制御装置３０は、記憶部３２に転送され
た内容を、読出しおよび書込み用信号線２１１を
介してMMU２０へ転送し、MMU２０をエラー
発生時点の状態に復帰させる。
さらに、回復制御装置３０は、補助記憶装置４
０に退避させておいたCPU１０の命令再試行不
可インデイケータ１３２の情報も読出す。回復制
御装置３０は、読出した内容がオフならば、（す
なわちCPU１０にエラーが発生した時点で実行
されていた命令が再試行可能ならば、）インタフ
エース制御回路１３３およびクロツク発振停止解
除用信号線１２５を介して、CPU１０のクロツ
ク発振停止解除を行うことにより、CPU１０を
命令実行可能状態にし、その後回復制御装置３０
から割込信号線１５１を介して割込制御回路１５
０へ命令実行開始の割込信号を送り、CPU１０
にエラーが発生した時点からの命令の再実行を指
示する。一方、回復制御装置３０は、補助記憶装
置４０から読出した内容が命令再試行不可インデ
イケータのオンであるならば、（すなわち、CPU
１０にエラーが発生した時点で実行されていた命
令が再試行不可ならば、）インタフエース制御回
路１３３およびクロツク発振停止解除用信号線１
２５を介してCPU１０のクロツク発振停止解除
を行うことによりCPU１０を命令実行可能状態
にし、その後割込信号線１５１を介して割込制御
回路１５０へマシンチエツク割込信号を送り、オ
ペレーテイングシステムに対してCPU１０で発
生したエラーの回復処理を行うように指示する。
０に退避させておいたCPU１０の命令再試行不
可インデイケータ１３２の情報も読出す。回復制
御装置３０は、読出した内容がオフならば、（す
なわちCPU１０にエラーが発生した時点で実行
されていた命令が再試行可能ならば、）インタフ
エース制御回路１３３およびクロツク発振停止解
除用信号線１２５を介して、CPU１０のクロツ
ク発振停止解除を行うことにより、CPU１０を
命令実行可能状態にし、その後回復制御装置３０
から割込信号線１５１を介して割込制御回路１５
０へ命令実行開始の割込信号を送り、CPU１０
にエラーが発生した時点からの命令の再実行を指
示する。一方、回復制御装置３０は、補助記憶装
置４０から読出した内容が命令再試行不可インデ
イケータのオンであるならば、（すなわち、CPU
１０にエラーが発生した時点で実行されていた命
令が再試行不可ならば、）インタフエース制御回
路１３３およびクロツク発振停止解除用信号線１
２５を介してCPU１０のクロツク発振停止解除
を行うことによりCPU１０を命令実行可能状態
にし、その後割込信号線１５１を介して割込制御
回路１５０へマシンチエツク割込信号を送り、オ
ペレーテイングシステムに対してCPU１０で発
生したエラーの回復処理を行うように指示する。
上記の処理を行うことにより、CPU１０にエ
ラーが発生した時点に実行されていた命令が再試
行可能ならば、該エラーが発生する以前の処理を
そのまま継続でき、もし該エラーが発生した時点
に実行されていた命令が再試行不可ならば、該エ
ラーの回復処理を完全にオペレーテイングシステ
ムに委ねることができる。
ラーが発生した時点に実行されていた命令が再試
行可能ならば、該エラーが発生する以前の処理を
そのまま継続でき、もし該エラーが発生した時点
に実行されていた命令が再試行不可ならば、該エ
ラーの回復処理を完全にオペレーテイングシステ
ムに委ねることができる。
本発明は以上説明したように、論理装置
（CPU）に固定的なエラーが発生し、その時点で
該エラーを回復する正常の論理装置がない場合で
も該エラーを回復することができる、という効果
がある。
（CPU）に固定的なエラーが発生し、その時点で
該エラーを回復する正常の論理装置がない場合で
も該エラーを回復することができる、という効果
がある。
第１図は本発明の一実施例を示すブロツク図で
ある。 図において、１０……CPU、２０……MMU、
３０……回復制御装置、３１……制御部、３２…
…記憶部、４０……補助記憶装置、１１１〜１１
９……プログラム操作可能レジスタ、１２０……
制御線、１２１……退避用信号線、１２２……復
帰用信号線、１２３……制御線、１２４……エラ
ー報告用信号線、１２５……クロツク発振停止解
除用信号線、１３０……エラー検出回路、１３１
……クロツク発振回路、１３２……命令再試行不
可インデイケータ、１３３……インタフエース制
御回路、１３４……制御線、１３５……書込みデ
ータバス、１３６……選択レジスタ、１３７……
読出しデータバス、１３８……データレジスタ、
１３９……データレジスタ、１５０……割込制御
回路、１５１……割込信号線、２１０，２１１…
…読出しおよび書込み用信号線。
ある。 図において、１０……CPU、２０……MMU、
３０……回復制御装置、３１……制御部、３２…
…記憶部、４０……補助記憶装置、１１１〜１１
９……プログラム操作可能レジスタ、１２０……
制御線、１２１……退避用信号線、１２２……復
帰用信号線、１２３……制御線、１２４……エラ
ー報告用信号線、１２５……クロツク発振停止解
除用信号線、１３０……エラー検出回路、１３１
……クロツク発振回路、１３２……命令再試行不
可インデイケータ、１３３……インタフエース制
御回路、１３４……制御線、１３５……書込みデ
ータバス、１３６……選択レジスタ、１３７……
読出しデータバス、１３８……データレジスタ、
１３９……データレジスタ、１５０……割込制御
回路、１５１……割込信号線、２１０，２１１…
…読出しおよび書込み用信号線。
Claims (1)
- １ 論理装置と、主記憶装置と、前記論理装置の
エラー回復動作を制御する回復制御装置とを有
し、前記論理装置は、該論理装置のエラーを検出
する手段と、該エラー検出手段の検出出力に応答
して前記論理装置の動作を停止させる手段と、該
エラーが発生した時点の命令が再試行できるか否
かを表示する手段と、該表示手段の表示情報を前
記回復制御装置に送信する送信手段とを含んでお
り、前記回復制御装置は、前記エラー検出手段の
検出出力に応答して、前記エラーが検出された時
点の前記論理装置の内部レジスタと前記表示手段
と前記主記憶装置との内容を記憶手段に退避させ
ることができると共に、前記論理装置の修理が終
了した後、前記内部レジスタ及び前記主記憶装置
からの退避内容を前記記憶手段から前記論理装置
の前記内部レジスタおよび前記主記憶装置へ復帰
させることができ、復帰させた後、前記論理装置
を起動するとともに、前記記憶手段からの表示情
報に応じた所定の処理を行なわせるための割込信
号を前記論理装置へ送ることを特徴とする論理装
置のエラー回復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185131A JPS6077245A (ja) | 1983-10-05 | 1983-10-05 | 論理装置のエラ−回復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185131A JPS6077245A (ja) | 1983-10-05 | 1983-10-05 | 論理装置のエラ−回復方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077245A JPS6077245A (ja) | 1985-05-01 |
| JPS6336014B2 true JPS6336014B2 (ja) | 1988-07-18 |
Family
ID=16165410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185131A Granted JPS6077245A (ja) | 1983-10-05 | 1983-10-05 | 論理装置のエラ−回復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077245A (ja) |
-
1983
- 1983-10-05 JP JP58185131A patent/JPS6077245A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077245A (ja) | 1985-05-01 |
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