JPH07271403A - 非運用系メモリ更新方式 - Google Patents
非運用系メモリ更新方式Info
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- JPH07271403A JPH07271403A JP6079315A JP7931594A JPH07271403A JP H07271403 A JPH07271403 A JP H07271403A JP 6079315 A JP6079315 A JP 6079315A JP 7931594 A JP7931594 A JP 7931594A JP H07271403 A JPH07271403 A JP H07271403A
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- JP
- Japan
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- memory
- package
- buffer
- data
- microprocessor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1658—Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2097—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements maintaining the standby controller/processing unit updated
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- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2038—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with a single idle spare processing component
Abstract
(57)【要約】
【目的】 運用状態のパッケージのマイクロプロセッサ
に負担をかけること無く、非運用状態のパッケージのメ
モリ内容も更新できるようにすることを目的とする。 【構成】 運用状態のパッケージＡでは、メモリ３の更
新時に、その更新内容をメモリ３に加えて、デュアルポ
ートメモリ１１にも格納するようにし、非運用状態のパ
ッケージＢのＣＰＵ２がこの内容を読みだして、自身の
第メモリ４に書き込む。
に負担をかけること無く、非運用状態のパッケージのメ
モリ内容も更新できるようにすることを目的とする。 【構成】 運用状態のパッケージＡでは、メモリ３の更
新時に、その更新内容をメモリ３に加えて、デュアルポ
ートメモリ１１にも格納するようにし、非運用状態のパ
ッケージＢのＣＰＵ２がこの内容を読みだして、自身の
第メモリ４に書き込む。
Description
【０００１】
【産業上の利用分野】この発明は、二重化されたマイク
ロプロセッサを搭載し、二重化されたパッケージを有す
るシステムにおける、非運用系メモリ更新方式に関す
る。
ロプロセッサを搭載し、二重化されたパッケージを有す
るシステムにおける、非運用系メモリ更新方式に関す
る。
【０００２】
【従来の技術】従来、運用するシステムの信頼性を向上
させるため、マイクロプロセッサが搭載されたデータ処
理機能を有するパッケージを２つ用意して、二重化する
ようにしている。同一のものを２つ用意しておくこと
で、片方のパッケージが故障などにより停止しても、他
方のパッケージが代わりに機能を発揮するので、全体と
して、機能が停止し難く、信頼性の高いシステムとする
することができる。このようにパッケージを二重化して
あるシステムでは、非運用系のパッケージのメモリ内容
と、運用系のパッケージのメモリ内容とを同一にしてお
く必要がある。
させるため、マイクロプロセッサが搭載されたデータ処
理機能を有するパッケージを２つ用意して、二重化する
ようにしている。同一のものを２つ用意しておくこと
で、片方のパッケージが故障などにより停止しても、他
方のパッケージが代わりに機能を発揮するので、全体と
して、機能が停止し難く、信頼性の高いシステムとする
することができる。このようにパッケージを二重化して
あるシステムでは、非運用系のパッケージのメモリ内容
と、運用系のパッケージのメモリ内容とを同一にしてお
く必要がある。
【０００３】図２は、このようにパッケージが二重化さ
れている情報処理システムの構成を示す構成図である。
同図において、２１はパッケージＡのＣＰＵ（マイクロ
プロセッサ）、２２はパッケージＢのＣＰＵ（マイクロ
プロセッサ）、２３はＣＰＵ２１のメモリ、２４はＣＰ
Ｕ２２のメモリ、２５はパッケージＡのバッファ、２６
はパッケージＢのバッファ、２７はパッケージＡの選択
回路、２８はパッケージＢの選択回路である。
れている情報処理システムの構成を示す構成図である。
同図において、２１はパッケージＡのＣＰＵ（マイクロ
プロセッサ）、２２はパッケージＢのＣＰＵ（マイクロ
プロセッサ）、２３はＣＰＵ２１のメモリ、２４はＣＰ
Ｕ２２のメモリ、２５はパッケージＡのバッファ、２６
はパッケージＢのバッファ、２７はパッケージＡの選択
回路、２８はパッケージＢの選択回路である。
【０００４】ＣＰＵ２１とバッファ２５そして選択回路
２７を介して、メモリ２３はデータバス，アドレスバ
ス，制御バスにより接続している。また、バッファ２５
はパッケージＢの選択回路２８とデータバス，アドレス
バス，制御バスにより接続し、選択回路２７はパッケー
ジＢのバッファ２６とデータバス，アドレスバス，制御
バスにより接続している。このことにより、選択回路２
８には、ＣＰＵ２１からのデータや制御信号と、ＣＰＵ
２２からのデータや制御信号とが入力されることにな
る。
２７を介して、メモリ２３はデータバス，アドレスバ
ス，制御バスにより接続している。また、バッファ２５
はパッケージＢの選択回路２８とデータバス，アドレス
バス，制御バスにより接続し、選択回路２７はパッケー
ジＢのバッファ２６とデータバス，アドレスバス，制御
バスにより接続している。このことにより、選択回路２
８には、ＣＰＵ２１からのデータや制御信号と、ＣＰＵ
２２からのデータや制御信号とが入力されることにな
る。
【０００５】そして、選択回路２７は、ＣＰＵ２１とＣ
ＰＵ２２のどちらが運用状態であるかを常時監視してお
り、運用状態のＣＰＵとメモリ２３とを接続するように
している。例えば、パッケージＡが運用状態である場
合、ＣＰＵ２１が運用状態となっているので、選択回路
２７はＣＰＵ２１とメモリ２３を接続し、パッケージＢ
の選択回路２８は、バッファ２５を介してＣＰＵ２１と
メモリ２４とを接続するようにしている。このようにす
ることで、メモリ２３，２４は常に同じ内容となるよう
になっている。
ＰＵ２２のどちらが運用状態であるかを常時監視してお
り、運用状態のＣＰＵとメモリ２３とを接続するように
している。例えば、パッケージＡが運用状態である場
合、ＣＰＵ２１が運用状態となっているので、選択回路
２７はＣＰＵ２１とメモリ２３を接続し、パッケージＢ
の選択回路２８は、バッファ２５を介してＣＰＵ２１と
メモリ２４とを接続するようにしている。このようにす
ることで、メモリ２３，２４は常に同じ内容となるよう
になっている。
【０００６】
【発明が解決しようとする課題】従来は以上のように構
成されていたので、ＣＰＵに対する負担が大きいという
問題があった。例えば、運用状態であるＣＰＵ２１は、
メモリ２３の内容を更新するときは、メモリ２４の内容
も同様に更新するため、ＣＰＵ２１の処理に負担がかか
ってしまう。
成されていたので、ＣＰＵに対する負担が大きいという
問題があった。例えば、運用状態であるＣＰＵ２１は、
メモリ２３の内容を更新するときは、メモリ２４の内容
も同様に更新するため、ＣＰＵ２１の処理に負担がかか
ってしまう。
【０００７】この発明は、以上のような問題点を解消す
るためになされたものであり、運用状態のパッケージの
マイクロプロセッサに負担をかけること無く、非運用状
態のパッケージのメモリ内容も更新できるようにするこ
とを目的とする。
るためになされたものであり、運用状態のパッケージの
マイクロプロセッサに負担をかけること無く、非運用状
態のパッケージのメモリ内容も更新できるようにするこ
とを目的とする。
【０００８】
【課題を解決するための手段】この発明の非運用系メモ
リ更新方式は、第１のパッケージが運用状態のときは、
第１のメモリと同一の内容に保持されている第１のバッ
ファメモリより、第２のＣＰＵが前記第２のバッファを
会してその内容を読みだして第２のメモリに書き込むこ
とを特徴とする。
リ更新方式は、第１のパッケージが運用状態のときは、
第１のメモリと同一の内容に保持されている第１のバッ
ファメモリより、第２のＣＰＵが前記第２のバッファを
会してその内容を読みだして第２のメモリに書き込むこ
とを特徴とする。
【０００９】
【作用】第１のマイクロプロセッサが第１のメモリ内容
を更新すると、この第１のマイクロプロセッサが関与す
ること無く、第２のプロセッサによって、第２のメモリ
の内容も第１のメモリ内容と同様に更新される。
を更新すると、この第１のマイクロプロセッサが関与す
ること無く、第２のプロセッサによって、第２のメモリ
の内容も第１のメモリ内容と同様に更新される。
【００１０】
【実施例】以下この発明の１実施例を図を参照して説明
する。図１は、この発明の１実施例である非運用系メモ
リ更新方式の構成を示す構成図である。
する。図１は、この発明の１実施例である非運用系メモ
リ更新方式の構成を示す構成図である。
【００１１】同図において、１はパッケージＡのＣＰ
Ｕ、２はパッケージＢのＣＰＵ、３はＣＰＵ１のメモ
リ、４はＣＰＵ２のメモリ、５はパッケージＡのカウン
タ、６はパッケージＢのカウンタ、７はパッケージＡの
保持回路、８はパッケージＢの保持回路、９はパッケー
ジＡのバッファ、１０はパッケージＢのバッファ、１１
はパッケージＡのデュアルポートメモリ（第１のバッフ
ァメモリ）、１２はパッケージＢのデュアルポートメモ
リ（第２のバッファメモリ）、１３はパッケージＡの監
視回路、１４はパッケージＢの監視回路である。ＣＰＵ
１とメモリ３，ＣＰＵ２とメモリ４は、それぞれデータ
バス，アドレスバス，書き込み制御バス、読み出し制御
バスで接続している。
Ｕ、２はパッケージＢのＣＰＵ、３はＣＰＵ１のメモ
リ、４はＣＰＵ２のメモリ、５はパッケージＡのカウン
タ、６はパッケージＢのカウンタ、７はパッケージＡの
保持回路、８はパッケージＢの保持回路、９はパッケー
ジＡのバッファ、１０はパッケージＢのバッファ、１１
はパッケージＡのデュアルポートメモリ（第１のバッフ
ァメモリ）、１２はパッケージＢのデュアルポートメモ
リ（第２のバッファメモリ）、１３はパッケージＡの監
視回路、１４はパッケージＢの監視回路である。ＣＰＵ
１とメモリ３，ＣＰＵ２とメモリ４は、それぞれデータ
バス，アドレスバス，書き込み制御バス、読み出し制御
バスで接続している。
【００１２】ここで、パッケージＡが運用されていると
きについて説明する。パッケージＡでは、ＣＰＵ１がメ
モリ３を更新する場合、アドレスバス，データバス，書
き込み制御信号を、更新する内容に対応させて制御す
る。ここで、ＣＰＵ１は、監視回路１３に設定されてい
る任意の監視アドレスに異常発生監視のための任意のデ
ータを、予め設定されている監視周期毎にメモリ３に書
き込むこともおこなっている。一方、カウンタ５は、Ｃ
ＰＵ１がメモリ３の内容を更新するとき、ＣＰＵ１が出
力した書き込み制御信号を取り込み、これを用いてデュ
アルポートメモリ１１に対して、ＣＰＵ１がメモリ３に
対して出力したアドレスと書き込み制御信号を出力す
る。
きについて説明する。パッケージＡでは、ＣＰＵ１がメ
モリ３を更新する場合、アドレスバス，データバス，書
き込み制御信号を、更新する内容に対応させて制御す
る。ここで、ＣＰＵ１は、監視回路１３に設定されてい
る任意の監視アドレスに異常発生監視のための任意のデ
ータを、予め設定されている監視周期毎にメモリ３に書
き込むこともおこなっている。一方、カウンタ５は、Ｃ
ＰＵ１がメモリ３の内容を更新するとき、ＣＰＵ１が出
力した書き込み制御信号を取り込み、これを用いてデュ
アルポートメモリ１１に対して、ＣＰＵ１がメモリ３に
対して出力したアドレスと書き込み制御信号を出力す
る。
【００１３】そして、カウンタ５は、ＣＰＵ１がメモリ
３のデータを更新した場合に、保持回路７で保持するデ
ータ量に合わせてデュアルポートメモリ１１の書き込み
制御信号を数回有効にし、デュアルポートメモリ１１の
書き込み制御信号を１回有効にする度に、デュアルポー
トメモリ１１の書き込みアドレス値を増やして出力す
る。保持回路７で保持するデータ量は、任意に設定され
る。また、保持回路７は、書き込み制御信号の有効時
に、アドレスバスとデータバスの内容を保持する。
３のデータを更新した場合に、保持回路７で保持するデ
ータ量に合わせてデュアルポートメモリ１１の書き込み
制御信号を数回有効にし、デュアルポートメモリ１１の
書き込み制御信号を１回有効にする度に、デュアルポー
トメモリ１１の書き込みアドレス値を増やして出力す
る。保持回路７で保持するデータ量は、任意に設定され
る。また、保持回路７は、書き込み制御信号の有効時
に、アドレスバスとデータバスの内容を保持する。
【００１４】この保持の後、任意に設定されたデータ量
毎に区切り、カウンタ５から出力されるデュアルポート
メモリ１１の書き込み制御信号に合わせて、保持したデ
ータを順次選択して出力する。デュアルポートメモリ１
１は、保持回路７から出力されているデータを、カウン
タ５より出力されるアドレス信号で示されるアドレス
に、カウンタ５からの書き込み制御信号によって格納す
る。以上のことにより、メモリ３とデュアルポートメモ
リ１１の内容が同じになる。
毎に区切り、カウンタ５から出力されるデュアルポート
メモリ１１の書き込み制御信号に合わせて、保持したデ
ータを順次選択して出力する。デュアルポートメモリ１
１は、保持回路７から出力されているデータを、カウン
タ５より出力されるアドレス信号で示されるアドレス
に、カウンタ５からの書き込み制御信号によって格納す
る。以上のことにより、メモリ３とデュアルポートメモ
リ１１の内容が同じになる。
【００１５】監視回路１３は、アドレスバス，データバ
ス，書き込み制御信号を入力し、予め設定されている監
視周期毎に、ＣＰＵ１より出力されている異常発生監視
のためのデータが、前述した任意の監視アドレス値と任
意のデータ値であるかを監視ししている。このことによ
り、監視回路１３はＣＰＵ１の暴走状態を監視し、パッ
ケージＡのＣＰＵ１が暴走状態となった場合は、このこ
とを非運用状態のパッケージＢのＣＰＵ２に通知する。
ス，書き込み制御信号を入力し、予め設定されている監
視周期毎に、ＣＰＵ１より出力されている異常発生監視
のためのデータが、前述した任意の監視アドレス値と任
意のデータ値であるかを監視ししている。このことによ
り、監視回路１３はＣＰＵ１の暴走状態を監視し、パッ
ケージＡのＣＰＵ１が暴走状態となった場合は、このこ
とを非運用状態のパッケージＢのＣＰＵ２に通知する。
【００１６】パッケージＢでは、パッケージの監視回路
１３から正常状態の通知を受けている間は、バッファ１
０を介して、パッケージＡのデュアルポートメモリ１１
の内容を常時チェックする。そして、デュアルポートメ
モリの内容がメモリ３の更新に合わせて変化した場合
に、パッケージＢのＣＰＵ２は、バッファ１０を介して
デュアルポートメモリ１１よりメモリ３の更新内容を示
すアドレス値とデータ値を読み出す。そして、メモリ４
に対して、読み出したアドレス値と同じアドレスに読み
出したデータを書き込み、メモリ４をメモリ３と同一の
内容に更新する。ここで、パッケージＡの監視回路１３
からパッケージのＣＰＵ１が暴走状態の通知を受けた場
合は、デュアルポートメモリの内容に合わせてメモリ４
を更新することを行わない。
１３から正常状態の通知を受けている間は、バッファ１
０を介して、パッケージＡのデュアルポートメモリ１１
の内容を常時チェックする。そして、デュアルポートメ
モリの内容がメモリ３の更新に合わせて変化した場合
に、パッケージＢのＣＰＵ２は、バッファ１０を介して
デュアルポートメモリ１１よりメモリ３の更新内容を示
すアドレス値とデータ値を読み出す。そして、メモリ４
に対して、読み出したアドレス値と同じアドレスに読み
出したデータを書き込み、メモリ４をメモリ３と同一の
内容に更新する。ここで、パッケージＡの監視回路１３
からパッケージのＣＰＵ１が暴走状態の通知を受けた場
合は、デュアルポートメモリの内容に合わせてメモリ４
を更新することを行わない。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、運用状態の第１のパッケージでは、第１のメモリの
更新時に、その更新内容を第１のメモリに加えて、第１
のバッファメモリにも格納するようにし、第２のマイク
ロプロセッサがこの内容を読みだして、自身の第２のメ
モリに書き込むようにした。このため、運用状態の第１
のパッケージの第１のマイクロプロセッサの処理に負担
をかけること無く、バックアップのための非運用状態の
第２のパッケージの第２のメモリの更新が行えるという
効果がある。
ば、運用状態の第１のパッケージでは、第１のメモリの
更新時に、その更新内容を第１のメモリに加えて、第１
のバッファメモリにも格納するようにし、第２のマイク
ロプロセッサがこの内容を読みだして、自身の第２のメ
モリに書き込むようにした。このため、運用状態の第１
のパッケージの第１のマイクロプロセッサの処理に負担
をかけること無く、バックアップのための非運用状態の
第２のパッケージの第２のメモリの更新が行えるという
効果がある。
【００１８】また、非運用状態の第２のパッケージの第
２のマイクロプロセッサが、第１のパッケージの第２の
マイクロプロセッサの暴走状態を認識できるので、第１
のパッケージのマイクロプロセッサが暴走したことによ
る、誤ったメモリ内容の更新を行うことがないという効
果もある。そして、バッファメモリとしてデュアルポー
トメモリを用いるようにしたので、第１のマイクロプロ
セッサの第１のメモリに対するデータの更新が行われて
いるときに、同時に、第２のマイクロプロセッサが第２
のメモリの更新を行えるという効果も有する。
２のマイクロプロセッサが、第１のパッケージの第２の
マイクロプロセッサの暴走状態を認識できるので、第１
のパッケージのマイクロプロセッサが暴走したことによ
る、誤ったメモリ内容の更新を行うことがないという効
果もある。そして、バッファメモリとしてデュアルポー
トメモリを用いるようにしたので、第１のマイクロプロ
セッサの第１のメモリに対するデータの更新が行われて
いるときに、同時に、第２のマイクロプロセッサが第２
のメモリの更新を行えるという効果も有する。
【図１】 この発明の１実施例である非運用系メモリ更
新方式の構成を示す構成図である。
新方式の構成を示す構成図である。
【図２】 パッケージが二重化されている情報処理シス
テムの構成を示す構成図である。
テムの構成を示す構成図である。
１，２…ＣＰＵ、３，４…メモリ、５，６…カウンタ、
７，８…保持回路、９，１０…バッファ、１１，１２…
デュアルポートメモリ、１３，１４…監視回路。
７，８…保持回路、９，１０…バッファ、１１，１２…
デュアルポートメモリ、１３，１４…監視回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０５Ｂ 19/05 Ｇ０６Ｆ 11/20 ３１０ Ａ 12/16 ３１０ Ｊ 7608−5Ｂ // Ｇ０６Ｆ 15/16 ４７０ Ｘ Ｇ０５Ｂ 19/05 Ｓ
Claims (3)
- 【請求項１】 動作状態の第１のマイクロプロセッサと
その第１のメモリと外部とのデータ入出力のための第１
のバッファとを有する運用状態の第１のパッケージと、
前記第１のマイクロプロセッサと同一の第２のマイクロ
プロセッサとその第２のメモリと前記第１のバッファと
同一の第２のバッファとを有する非運用状態の第２のパ
ッケージとを有し、前記第１と第２のメモリの内容を常
時同一の状態に保ち、第２のパッケージをバックアップ
とする２重システムの非運用系メモリ更新方式におい
て、 前記第１のパッケージは、 第１のバッファメモリと、 前記第１のマイクロプロセッサからの書き込み制御信号
を入力して、前記第１のバッファメモリに対する書き込
み制御信号とそのアドレスを出力する第１のカウンタ
と、 前記第１のマイクロプロセッサより出力されるデータと
そのアドレスを前記第１のメモリへの書き込み制御信号
が有効な時に保持し、前記第１のカウンタから出力され
る前記第１のバッファメモリへの書き込み制御信号に合
わせて保持した内容を任意の単位毎に区切って、前記第
１のバッファメモリのデータとして出力する第１の保持
回路とを有し、 前記第２のパッケージは前記第１のバッファメモリと同
様の第２のバッファメモリと、 前記第１のカウンタと同様の第２のカウンタと、 前記第１の保持回路と同様の第２の保持回路とを有し、 前記第１のパッケージが運用状態のときは、前記第１の
メモリと同一の内容に保持されている前記第１のバッフ
ァメモリより、前記第２のＣＰＵが前記第２のバッファ
を会してその内容を読みだして第２のメモリに書き込む
ことを特徴とする非運用系メモリ更新方式。 - 【請求項２】 請求項１記載の非運用系メモリ更新方式
において、 前記第１のパッケージには、前記第１のマイクロプロセ
ッサが出力するデータとそのアドレスおよび書き込み制
御信号を監視して、前記マ第１のイクロプロセッサの暴
走監視を行う第１の監視回路を有し、 前記第２のパッケージには、前記第１の監視回路と同様
の第２の監視回路を有し、 前記第１のパッケージが運用状態のときは、第１のＣＰ
Ｕの暴走状態を第１の監視回路が検出し、これを第２の
ＣＰＵに通知することで、前記第２のＣＰＵの前記第１
のバッファメモリからのデータの読み出しと、このデー
タの第２のメモリへの書き込み動作を停止することを特
徴とする非運用系メモリ更新方式。 - 【請求項３】 請求項１または２記載の非運用系メモリ
更新方式において、 前記第１と第２のバッファメモリが、データの書き込み
と読み出しとが同時にできるデュアルポートメモリであ
ることを特徴とする非運用系メモリ更新方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079315A JP2790034B2 (ja) | 1994-03-28 | 1994-03-28 | 非運用系メモリ更新方式 |
| US08/409,082 US5682518A (en) | 1994-03-28 | 1995-03-22 | System for updating inactive system memory using dual port memory |
| US08/851,958 US5963979A (en) | 1994-03-28 | 1997-05-06 | System for updating inactive system memory using dual port memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079315A JP2790034B2 (ja) | 1994-03-28 | 1994-03-28 | 非運用系メモリ更新方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271403A true JPH07271403A (ja) | 1995-10-20 |
| JP2790034B2 JP2790034B2 (ja) | 1998-08-27 |
Family
ID=13686439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6079315A Expired - Lifetime JP2790034B2 (ja) | 1994-03-28 | 1994-03-28 | 非運用系メモリ更新方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5682518A (ja) |
| JP (1) | JP2790034B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033355A (ja) * | 2008-07-29 | 2010-02-12 | Fujitsu Ltd | 情報処理装置 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5896499A (en) * | 1997-02-21 | 1999-04-20 | International Business Machines Corporation | Embedded security processor |
| US6085333A (en) * | 1997-12-19 | 2000-07-04 | Lsi Logic Corporation | Method and apparatus for synchronization of code in redundant controllers in a swappable environment |
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| KR100324279B1 (ko) * | 1999-08-24 | 2002-02-25 | 서평원 | 교환기에서 이중화 프로세서 간 메모리 일치 시스템 및 방법 |
| US6760772B2 (en) | 2000-12-15 | 2004-07-06 | Qualcomm, Inc. | Generating and implementing a communication protocol and interface for high data rate signal transfer |
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| KR100818837B1 (ko) * | 2001-10-16 | 2008-04-01 | 엘지노텔 주식회사 | 피씨아이 브리지를 이용한 이중화장치 |
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