JPH05289946A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、データバス上に重畳する一時的な
ノイズの影響を排除することにより、ＣＰＵが正常な動
作を継続させることにある。 【構成】 ＣＰＵ１からのアドレスデータADD に基づい
てメモリ制御回路４ではメモリ５をアクセスしてデータ
バスライン３にデータDAT を読み出すメモリ制御方式に
おいて、前記メモリ制御回路４は、メモリ５にアクセス
CNT 後、所定時間経過後にデータバスラインのメモリデ
ータを信号ERRCK の立上りでチェックしてメモリ異常と
診断したときにはメモリのアクセスだけを継続し、その
後、再度データバスラインのメモリデータを信号ERRCK
の立上りでチェックしてメモリ正常と診断したとき、前
記ＣＰＵにデータ取込タイミング信号RDY を送出し、Ｃ
ＰＵがデータバスライン上の不要信号に影響されずに正
常な動作を継続させるメモリ制御方式である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵおよびメモリを
もった各種のデータ処理装置等に利用されるメモリ制御
方式に係わり、特にメモリの診断機能のより一層の正確
性を高めるメモリ制御方式に関する。

【０００２】

【従来の技術】一般に、この種のデータ処理装置には、
所定のプログラムデータを実行する中央演算処理部，つ
まりＣＰＵ、制御に必要なプログラムデータや処理デー
タを一時格納するメモリの他、図示しない入力装置など
が設けられ、さらに、メモリの異常を診断するためのメ
モリ制御回路が設けられている。

【０００３】このメモリ診断に際しては、通常，パリテ
ィチェック方式やＥＣＣチェック方式等が用いられてい
る。このパリティチェック方式は、奇数パリティチェッ
クと偶数パリティチェックとがあり、これはメモリ記憶
後の１ビットの誤りを検出するためのもので、チェック
ビットを含めて１語を構成する全てのビットのうち１と
なるビットが奇数であるか偶数であるかをチェックする
方式である。

【０００４】一方、ＥＣＣチェック方式は、誤り訂正コ
ードを用いたチェック方式であって、メモリに４或いは
８バイト単位のＥＣＣを用意し、メモリに記憶されるデ
ータに例えばハミングの符号からなるをＥＣＣを付加し
て書き込み、所定の検査行列に基づいてビット誤りを検
出する方式である。

【０００５】ところで、従来、以上のようなチェック方
式等を用いてメモリのビットデータをチェックするが、
このときメモリ制御回路のメモリ制御方式では図３に示
すようなタイミングチャートによって行われている。

【０００６】すなわち、ＣＰＵからアドレスバスを通し
てメモリ制御回路にアドレスデータADD を与えると、こ
のメモリ制御回路ではアドレスデータADD に基づいて制
御信号CNT を送出してメモリをアクセスし、当該メモリ
への読み出しを実行する。

【０００７】その結果、メモリからは時刻０のタイミン
グでバスライン上にデータDAT が出力されるので、メモ
リ制御回路では、時刻０からデータの安定経過時間であ
る時刻１にてデータバスライン上のデータDAT を取込ん
でメモリ診断（エラーチェックERR ）を実施し、メモリ
正常と診断したときにはＣＰＵへデータ取込みタイミン
グ信号DRY を送出する。一方、メモリ異常と診断したと
きには割り込みのためのエラー信号をＣＰＵへ通知す
る。

【０００８】

【発明が解決しようとする課題】しかしながら、以上の
ようなメモリ制御方式では、メモリチェックのタイミン
グ時に何らかの要因により一時的にデータバスライン上
にノイズが重畳していると、メモリ制御回路ではメモリ
異常として診断してしまう。

【０００９】その結果、メモリ自身がまったく正常であ
るにも拘らず、メモリ異常と診断するので、ＣＰＵでは
シャットダウン処理等を実施し正常な動作を継続できな
くなる問題がある。

【００１０】本発明は上記実情に鑑みてなされたもの
で、データバスライン上に一時的にノイズ等の不要信号
が重畳したとき、メモリ異常と診断せずにＣＰＵの正常
な動作を確保するメモリ制御方式を提供することを目的
とする。

【００１１】

【課題を解決するための手段】請求項に対応する発明は
上記課題を解決するために、ＣＰＵからアドレスデータ
を送出し、メモリ制御回路ではそのアドレスデータに基
づいてメモリをアクセスしてデータバスラインにデータ
を読み出すメモリ制御方式において、前記メモリ制御回
路は、メモリアクセス後、所定時間経過後にデータバス
ラインのデータをチェックしてメモリ異常と診断したと
きには引き続き前記メモリのアクセスを継続し、その
後、再度，所定時間を経過した後にデータバスラインの
データをチェックしてメモリ正常と診断したときには前
記ＣＰＵにデータ取込タイミング信号を送出することに
より、前記ＣＰＵが前記データバスライン上の不要信号
に影響されずに正常な動作を継続させるメモリ制御方式
である。

【００１２】

【作用】従って、請求項に対応する発明は以上のような
手段を講じたことにより、メモリ制御回路は、１回目の
バスラインのデータチェックでメモリ異常と診断したと
き、ＣＰＵへは診断結果を通知せずにメモリアクセスを
継続し、２回目のバスラインのデータチェックでメモリ
正常と診断したときにはＣＰＵにデータ取り込みタイミ
ング信号を送るようにしたので、データバスライン上の
不要信号に影響されずにＣＰＵが正常な動作を継続でき
るばかりでなく、２回ともメモリ異常と診断したときに
はＣＰＵに通知することにより迅速に必要な処置を取る
ことができ、より一層の診断の正確性を上げることがで
きる。

【００１３】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明のメモリ制御方式を適用し
てなるデータ処理装置のうち、特にメモリ診断に関係す
る主要部分の構成を示すブロック図である。

【００１４】同図において１はアドレスの指定，データ
の読出し・書込み，データの演算，プログラムデータを
実行するＣＰＵであって、このＣＰＵ１からアドレスバ
ス２およびデータバス３などを介してメモリ制御回路４
が接続されている。５はメモリであって、これはＣＰＵ
１，メモリ制御回路４との間でデータバス３を介して接
続され、内部的には制御に必要なプログラムデータや処
理データが格納されている。

【００１５】これらＣＰＵ１、メモリ制御回路４および
メモリ５は、図３に示すようなタイミングをもってメモ
リ制御を行っている。ここで、ADD はＣＰＵ１からメモ
リ制御回路４へのアドレスバス２上のアドレスデータを
示し、CNT はメモリ制御回路４からメモリ５に対して読
み出し制御等を行うための制御信号を示す。DAT はデー
タバスライン３上のデータを示す。RDY はメモリ制御回
路４からＣＰＵ１へのデータ取込みタイミング信号を示
す。ERR はメモリ制御回路４からＣＰＵ１へのメモリ異
常を通知するエラー信号である。PERRとERRCK は共にメ
モリ制御回路４の内部の信号であって、本発明方式では
ERRCK 信号の立上りでメモリデータのチェックを実施
し、PERR信号はチェック時にデータ異常があるときに動
作する信号である。

【００１６】次に、以上のように構成されたデータ処理
装置において特にメモリ制御方式に関する動作について
図２のタイミングチャートに従って説明する。先ず、Ｃ
ＰＵ１からアドレスバス２を通してアドレスデータADD
をメモリ制御回路４に送出すると、このメモリ制御回路
４ではアドレスデータADD に基づいてメモリ５の該当ア
ドレスへのデータを読み出すための制御信号CNT をメモ
リ５に送出する。つまり、メモリ制御回路４はメモリア
クセスを実行する。その結果、メモリ５からは時刻０の
タイミングでデータが出力される。

【００１７】ところで、通常，データバス３上にノイズ
などが重畳されていなければ、時刻１のタイミングにお
いてデータバス３上のデータDAT は安定化しているの
で、本来であればメモリ制御回路４では時刻１の信号ER
RCK の立上りでデータバス３上のメモリデータDAT をチ
ェックし、メモリ正常であると診断してＣＰＵ１へデー
タ取込みタイミング信号RDY を送出するが、実際上，時
刻１のタイミングでデータバス２上に一時的にノイズが
のかっている場合がある。

【００１８】そこで、メモリ制御回路４では、内部にカ
ウンタを内蔵し、時刻１のタイミングでデータバス３の
チェックを実施し、カウンタの内容を「１」とする。こ
のとき、メモリ異常と判断したときにはＣＰＵ１へデー
タ取込タイミング信号RDY を返送することなく、引き続
き、メモリ５へのアクセスを続け、再度，時刻２のタイ
ミングでデータバス３のチェックを実施し、カウンタの
内容を「２」とする。このとき、前回の時刻１で一時的
にノイズが発生している場合にはそのノイズの影響を排
除できるので、ここで初めてメモリ１にデータ取込タイ
ミング信号RDYを返送する。

【００１９】なお、メモリ制御回路４では、時刻２でも
同様にERRCK 信号の立上りでデータバス３のメモリデー
タのチェックを行ってメモリ異常と診断したときには信
号PERRが出力し、ＣＰＵ１に対してはエラー割込みのた
めのエラー信号ERR を送出する。従って、ＣＰＵ１はこ
のときエラー処理を実行することが可能となる。

【００２０】従って、以上のような実施例の方式によれ
ば、エラーチェックのタイミングでデータバスラインに
一時的にノイズが重畳している場合、ＣＰＵ１へはエラ
ー信号を送出せずにメモリ５へのアクセスを継続し、引
き続き，所定時間経過後にデータバス１のデータをチェ
ックする。仮に、前回の時点１でノイズが重畳している
ものであれば、この時刻２ではノイズの影響がなくなる
ので、ＣＰＵ１へデータ取込タイミング信号RDY を送出
する。ここで、ＣＰＵ１は正常なメモリ５のデータを用
いて所要とする処理を実行できる。

【００２１】引き続き、今回の時刻２でも同様にメモリ
異常であると診断したときには、本来のメモリ異常と診
断し、ＣＰＵ１へエラー信号ERR を送出するので、ＣＰ
Ｕ１は本来のメモリ異常に対するエラー処理を実行する
ので、迅速に必要なエラーメッセージを出力できる。な
お、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。

【００２２】

【発明の効果】以上説明したように本発明によれば、デ
ータバス上に重畳する一時的なノイズの影響を排除し、
メモリ正常と診断したときにＣＰＵに対してデータ取込
タイミング信号を送出するので、正常な動作を継続させ
ることができ、一方、本来のメモリ異常時には複数回と
もメモリ異常と診断するので、適切なエラー処置をとり
うるメモリ制御方式を提供できる。

【図面の簡単な説明】

【図１】本発明に係わるメモリ制御方式を適用してなる
データ処理装置のうち、本発明の要部に係わる部分のハ
ード構成を示す図。

【図２】本発明に係わるメモリ制御方式を説明するタイ
ミングチャート。

【図３】従来のメモリ制御方式を説明するタイミングチ
ャート。

【符号の説明】

１…ＣＰＵ、２…アドレスバス、３…データバス、４…
メモリ制御回路、５…メモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵからアドレスデータを送出し、メ
   モリ制御回路ではそのアドレスデータに基づいてメモリ
   をアクセスしてデータバスラインにデータを読み出すメ
   モリ制御方式において、 前記メモリ制御回路は、メモリアクセス後、所定時間経
   過後にデータバスラインのデータをチェックしてメモリ
   異常と診断したときには引き続き前記メモリのアクセス
   を継続し、その後、再度，所定時間を経過した後にデー
   タバスラインのデータをチェックしてメモリ正常と診断
   したときには前記ＣＰＵにデータ取込タイミング信号を
   送出することにより、前記ＣＰＵが前記データバスライ
   ン上の不要信号に影響されずに正常な動作を継続させる
   ことを特徴とするメモリ制御方式。