JP2000298619A - キャッシュメモリの障害処理方式 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリの障害時におけるキャッシ
ュメモリと主記憶装置間のデータの整合性を保証し、か
つシステムを継続運用可能とする。 【解決手段】 マルチプロセッサシステムに含まれるプ
ロセッサ２０１は、キャッシュメモリとして運用キャッ
シュメモリ２０３と退避用キャッシュメモリ２０４とに
二重化したキャッシュメモリを備え、データ更新時に
は、二重化したキャッシュメモリの双方に更新データを
反映させる二重化更新手段と、少なくとも一つのキャッ
シュメモリにおける障害を検出する障害検出手段と、上
記障害検出手段により障害が検出された時に、障害を発
生していない側のキャッシュメモリ内のデータを主記憶
装置に書き戻す整合性保証手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
の障害処理方式に関し、特に、ストアイン方式のプロト
コルを採用するキャッシュメモリを持つプロセッサにお
けるキャッシュメモリの障害処理方式に関する。

【０００２】

【従来の技術】従来、ストアイン方式のキャッシュメモ
リにおいては、最新に更新されたデータは主記憶装置に
は反映されずに、キャッシュメモリにのみ反映されてい
た。この為、キャッシュメモリに障害が発生した場合
は、最新のデータが失われ、キャッシュメモリと主記憶
装置におけるコヒーレンスが保てなくなり、システムの
稼働を停止せざるを得なかった。

【０００３】本発明の分野に関連する技術としては、特
開平５−２０４８６９号公報や特開平６−６７９７９号
公報に開示されている技術が存在するが、これらの技術
はいずれも、二重化された主記憶を持つシステムにおい
て、片側の系に障害が発生した時に上記主記憶間のデー
タの整合性（内容の一致）を保証するための技術であ
る。

【０００４】

【発明が解決しようとする課題】しかし、従来の技術で
は、ストアイン方式を採用したキャッシュメモリを持つ
プロセッサ又はコンピュータシステムにおいては、最新
に更新されたデータは、キャッシュメモリにしか反映さ
れず、この時点では主記憶装置内のデータと不一致を生
じている。

【０００５】この為、この時点でキャッシュメモリに障
害が発生した場合は、当然ながらＣＰＵ上のプログラム
は最新の正しいデータを参照することができず、その
上、データのコヒーレンスも損なわれることから、シス
テムを停止せざるを得ないといった問題があった。

【０００６】本発明は、以上のような従来のキャッシュ
メモリの障害処理方式における問題点に鑑みてなされた
ものであり、ストアイン方式のキャッシュメモリを備え
たマルチプロセッサシステムのキャッシュメモリの障害
処理方式において、キャッシュメモリの障害時における
キャッシュメモリと主記憶装置間のデータの整合性を保
証し、かつシステムを継続運用可能とすることにより、
システムの信頼性を向上させることができるキャッシュ
メモリの障害処理方式を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によるキャッシュ
メモリの障害処理方式は、主記憶装置と、ストアイン方
式のキャッシュメモリを備え且つ相互に並列に動作する
複数のプロセッサがシステム制御部の下に動作する情報
処理装置のためのキャッシュメモリの障害処理方式であ
って、前記複数のプロセッサの各々は、前記キャッシュ
メモリとして多重化したキャッシュメモリを備え、デー
タ更新時には、前記多重化したキャッシュメモリの全て
に更新データを反映させる多重化更新手段と、前記多重
化したキャッシュメモリのうち少なくとも一つのキャッ
シュメモリにおける障害をキャッシュメモリ毎に検出す
る障害検出手段と、障害が検出された時に、前記多重化
したキャッシュメモリのうちの障害を発生していないキ
ャッシュメモリ内のデータを前記主記憶装置に書き戻す
整合性保証手段と、を有することを特徴とする。

【０００８】また、本発明によるキャッシュメモリの障
害処理方式は、上記のキャッシュメモリの障害処理方式
において、前記多重化更新手段は、データ更新時には、
当該多重化更新手段を含むプロセッサ内の演算部による
演算結果又は前記主記憶装置からの取り込みデータを前
記多重化したキャッシュメモリの双方に書き込むことを
特徴とする。

【０００９】更に、本発明によるキャッシュメモリの障
害処理方式は、上記のキャッシュメモリの障害処理方式
において、前記障害検出手段は、各々のキャッシュメモ
リ内のデータのパリティチェックを行うことにより各々
のキャッシュメモリの障害を検出することを特徴とす
る。

【００１０】更に、本発明によるキャッシュメモリの障
害処理方式は、上記のキャッシュメモリの障害処理方式
において、前記整合性保証手段は、前記障害検出手段に
より障害が検出された時に、前記キャッシュメモリと前
記主記憶装置とを接続するデータバスとして、障害を発
生していない側のキャッシュメモリに接続されたデータ
バスを選択することを特徴とする。

【００１１】更に、本発明によるキャッシュメモリの障
害処理方式は、上記のキャッシュメモリの障害処理方式
において、前記システム制御部は、前記整合性保証手段
による前記書き戻し完了後に、前記障害を発生したプロ
セッサからの当該障害発生の通知を受けて、情報処理装
置の稼働を停止させることなく前記障害を発生したプロ
セッサを情報処理装置から切り離す業務処理継続手段を
有することを特徴とする。

【００１２】本発明によるプロセッサは、キャッシュメ
モリとして多重化したキャッシュメモリを備え、データ
更新時には、前記多重化したキャッシュメモリの全てに
更新データを反映させる多重化更新手段と、前記多重化
したキャッシュメモリのうち少なくとも一つのキャッシ
ュメモリにおける障害をキャッシュメモリ毎に検出する
障害検出手段と、障害が検出された時に、前記多重化し
たキャッシュメモリのうちの障害を発生していないキャ
ッシュメモリ内のデータを前記主記憶装置に書き戻す整
合性保証手段と、を備えることを特徴とする。

【００１３】また、本発明によるプロセッサは、上記の
プロセッサにおいて、前記障害を外部に通知する手段を
更に備えることを特徴とする。

【００１４】本発明によるキャッシュメモリの障害処理
方法は、主記憶装置と、ストアイン方式のキャッシュメ
モリを備え且つ相互に並列に動作する複数のプロセッサ
がシステム制御部の下に動作する情報処理装置のための
キャッシュメモリの障害処理方法であって、前記複数の
プロセッサの各々は、前記キャッシュメモリとして多重
化したキャッシュメモリを備え、データ更新時には、前
記多重化したキャッシュメモリの全てに更新データを反
映させる多重化更新ステップと、前記多重化したキャッ
シュメモリのうちの少なくとも一つのキャッシュメモリ
における障害をキャッシュメモリ毎に検出する障害検出
ステップと、障害が検出された時に、前記多重化したキ
ャッシュメモリのうちの障害を発生していないキャッシ
ュメモリ内のデータを前記主記憶装置に書き戻す整合性
保証ステップと、を有することを特徴とする。

【００１５】また、本発明によりキャッシュメモリの障
害処理方法は、上記のキャッシュメモリの障害処理方法
において、前記整合性保証ステップの完了後に、システ
ム制御部が、前記障害を発生したプロセッサからの当該
障害発生の通知を受けて、情報処理装置の稼働を停止さ
せることなく前記障害を発生したプロセッサを情報処理
装置から切り離す業務処理継続ステップを有することを
特徴とする。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１７】図１は、本発明の実施の形態に係るキャッ
シュメモリの障害処理方式の全体構成を示すブロック図
である。

【００１８】本実施の形態に係るキャッシュメモリの障
害処理方式を採用した情報処理システムは、マルチプロ
セッサ構成でメモリの階層化を実現している。図１で
は、説明の便宜上、マルチプロセッサ構成におけるプロ
セッサの台数を２台としたが、一般には任意の複数台の
マルチプロセッサ構成とし得る。

【００１９】システム制御部１はシステム全体を制御す
る。プロセッサ２は、二重化されたキャッシュメモリの
一方であるキャッシュメモリ２１と、他の一方であるキ
ャッシュメモリ２２を含む。

【００２０】また、プロセッサ３は、二重化されたキャ
ッシュメモリの一方であるキャッシュメモリ３１と、他
の一方であるキャッシュメモリ３２を含む。

【００２１】上記の各プロセッサ２、３は、システムバ
ス５を介して主記憶装置４と接続される。

【００２２】また、上記の各プロセッサ２、３は、シス
テム制御部１と接続されており、内部のキャッシュメモ
リに障害が発生したときに障害状態をシステム制御部１
に通知する。

【００２３】次に、本実施の形態に係るキャッシュメモ
リの障害処理方式が取る動作の概要を説明する。

【００２４】本実施の形態に係るキャッシュメモリの障
害処理方式では、プロセッサ２内のキャッシュメモリ２
１，キャッシュメモリ２２又はプロセッサ３内のキャッ
シュメモリ３１，キャッシュメモリ３２で示すように、
上記各プロセッサに対応して運用キャッシュメモリと退
避用キャッシュメモリに二重化したキャッシュメモリを
有し、上記いずれかのプロセッサが主記憶装置４からデ
ータを読み込むとき、及び主記憶装置４にデータを書き
込むときに、当該プロセッサにおける上記の更新を、上
記の運用キャッシュメモリと退避用キャッシュメモリの
双方に対して行う。すなわち、各プロセッサは所謂リー
ドキャッシュとライトキャッシュを行う。上記いずれか
のプロセッサの運用キャッシュメモリに障害が発生した
場合には、上記プロセッサ内のユニットは即時停止し、
上記退避用キャッシュメモリの内容を取り出して主記憶
装置４に反映する。上記更新データの主記憶装置４への
反映処理の終了後、システム制御部１にプロセッサの障
害状態を通知する。プロセッサから上記障害状態の通知
を受けたシステム制御部は、上記障害状態になったプロ
セッサをシステムから切り離す。

【００２５】図２は、本発明の実施の形態に係るキャッ
シュメモリの障害処理方式の各プロセッサの構成を示す
ブロック図である。

【００２６】図１に示す各プロセッサは、図２のプロセ
ッサ２０１で示すように、二重化されたキャッシュメモ
リの一方である運用キャッシュメモリ２０３と他方であ
る退避用キャッシュメモリ２０４を持つ。

【００２７】運用キャッシュメモリ２０３は、通常運用
処理で使用し、演算部２０２に信号線２１４を介して必
要な命令やデータを供給する。演算部２０２による演算
結果は、演算部２０２より、信号線２１５を介して、キ
ャッシュメモリ２０３に書き込まれる。また、キャッシ
ュメモリ２０３内に通常運用処理の演算のために必要な
データがない場合は、キャッシュメモリ２０３、２０４
に信号線２１６を介して主記憶装置４から必要なデータ
を取り込まれる。

【００２８】退避用キャッシュメモリ２０４は、運用キ
ャッシュメモリ２０３に障害が発生した場合に、キャッ
シュデータの主記憶装置４への反映の為に使用する。待
避用キャッシュメモリ２０４は、運用キャッシュメモリ
２０３と同様に、信号線２１５を介して、演算部２０２
より演算結果を取り込む。退避用キャッシュメモリ２０
４が演算部２０２より取り込むデータは運用キャッシュ
メモリ２０３が演算部２０２から取り込むデータと同一
である。

【００２９】また、運用キャッシュメモリ２０３が、信
号線２１６を介して主記憶装置４からデータを取り込ん
だ場合は、退避用キャッシュメモリ２０４も同一のデー
タを取り込む。

【００３０】上記の動作により、運用キャッシュメモリ
２０３と退避用キャッシュメモリ２０４は、常に一致し
たデータ内容を、各々のキャッシュバッファ上に保持す
ることになる。

【００３１】運用キャッシュメモリ２０３内のアドレ
ス、データのパリティチェックと、キャッシュメモリ内
のブロックのステータス管理を障害検出回路２０５で行
っている。障害検出回路２０５で、運用キャッシュメモ
リ２０３に障害が発生したことを検出すると、論理値”
１”の障害検出信号を信号線２１１に出力する。

【００３２】信号線２１１が論理値”１”になると、セ
レクタ２０６は、信号線２１７を介して主記憶装置４へ
供給するデータの供給元を、運用キャッシュメモリ２０
３からのデータを持つ信号線２０９から、退避用キャッ
シュメモリ２０４からのデータを持つ信号線２１０に切
り替える。

【００３３】これにより、信号線２１７を介して上記主
記憶装置４へ書き込まれるキャッシュデータは、運用キ
ャッシュメモリ２０３が障害を発生するまでは運用キャ
ッシュメモリ２０３内のデータであり、障害後は、退避
用キャッシュメモリ２０４内のデータとなる。

【００３４】また、運用キャッシュメモリ２０３の障害
を障害検出回路２０５が検出し、信号線２１１が論理
値”１”になると、セレクタ２０６と退避用キャッシュ
メモリ２０４の制御部であるリードアドレスレジスタ２
０７、＋１カウンタ２０８、比較器２１８が動作を開始
し、他の部分は、動作を停止する。

【００３５】これにより、障害が発生した図１に示す各
プロセッサは、退避用キャッシュメモリからのキャッシ
ュデータの上記主記憶装置４への掃き出しのみを行い、
障害を発生した時点以降に後続する命令処理の実行を停
止する。

【００３６】運用キャッシュメモリ２０３の障害を障害
検出回路２０５が検出し、信号線２１１が論理値”１”
になると、退避用キャッシュメモリ２０４のリードアド
レスを持つリードアドレスレジスタ２０７の有効ビット
が論理値”１”になり、退避用キャッシュメモリからの
データ読み出し動作が開始する。リードアドレスレジス
タ２０７は、初期値０を持ち、信号線２１１が論理値”
１”である間は、クロックサイクル毎に＋１カウンタ２
０８により、＋１ずつカウントアップしていく。

【００３７】リードアドレスレジスタ２０７の持つアド
レスにより、退避用キャッシュメモリ２０４がキャッシ
ングしているデータは、待避用キャッシュメモリ２０４
から順次読み出され、信号線２１０とセレクタ２０６を
介し、信号線２１７経由で、主記憶装置４に書き込まれ
る。

【００３８】これにより、退避用キャッシュメモリ２０
４内のデータは、全て、主記憶装置４に書き込まれるこ
とになる。

【００３９】マシンサイクル毎にカウントアップされる
上記リードアドレスレジスタ２０７が保持するアドレス
がオール１となる時点の到来が、比較器２１８で検出さ
れた時に、比較器２１８からの出力を伝える信号線２１
９は論理値”１”となる。

【００４０】上記の動作により、信号線２１９が論理
値”１”となると、リードアドレスレジスタ２０７の有
効ビットは論理値”０”となり、退避用キャッシュメモ
リ２０４の読み出し動作は停止する。

【００４１】また、信号線２１９が論理値”１”になる
と、図１に示すシステム制御部１に、プロセッサの障害
状態を通知する。

【００４２】信号線２１９により、プロセッサの障害状
態を通知された図１に示すシステム制御部１は、障害を
発生したプロセッサをシステムから切り離す処置を行う
と共に、キャッシュメモリ部に障害を発生させていない
他のプロセッサを使用して業務処理を継続する。

【００４３】なお、上記の実施形態では、図１に示す各
プロセッサは図２に示す構成の二重化されたキャッシュ
メモリを含み、すなわち上記各プロセッサが有するキャ
ッシュメモリを運用キャッシュメモリ２０３と退避用キ
ャッシュメモリ２０４とに区分して、付帯回路により退
避用キャッシュメモリ２０４が運用キャッシュメモリ２
０３に発生した障害をカバーする構成としたが、上記と
同様の付帯回路をもう１セット追加し、上記の退避用キ
ャッシュメモリ２０４に発生した障害を運用キャッシュ
メモリ２０３がカバーする構成とすることも可能であ
る。

【００４４】この場合、システム制御部への障害発生の
通知は、上記の２つの付帯回路に含まれる比較器の出力
の論理和出力の伝達により実施するようにするとよい。

【００４５】また、上記の実施形態では、キャッシュメ
モリを二重化するとしたが、本発明はこれに限定される
ものではなく、キャッシュメモリを三重化以上に多重化
することも可能である。この場合、何系統のキャッシュ
メモリに障害が発生したときに障害発生時の動作を開始
するかが問題となるが、１系統又は２以上の系統のキャ
ッシュメモリを除くキャッシュメモリに障害が発生した
ときに、障害発生時の動作を開始すればよい。例えば、
１系統のキャッシュメモリを除くキャッシュメモリに障
害が発生したときに、障害発生時の動作を開始するよう
にするためには、例えば、出力がアクティブとなってい
る障害検出回路２０５の数を数え、その数が全系統数か
ら１を差し引いた数となったことを検出する故障系統数
計数回路を設け、その出力により、故障していない系統
のキャッシュメモリ、リードアドレスカウンタ２０７、
＋１カウンタ２０８、比較器２１８を動作させてその系
統のキャッシュメモリの内容をメモリへ書き込み、その
系統の比較器２１８の出力と故障系統数計数回路の出力
の論理積をとる論理積回路の出力端子を信号線２１９に
接続すればよい。

【００４６】

【発明の効果】以上説明した本発明によれば、ストアイ
ンキャッシュを採用したマルチプロセッサ環境下におい
て、多重化したキャッシュメモリのいずれかのキャッシ
ュメモリで障害が発生しても、障害が発生していないキ
ャッシュメモリがキャッシングしているデータを主記憶
装置に掃き出す制御方式を採用することにより、データ
のコヒーレンスが保てるので、或るプロセッサのキャッ
シュメモリ部に障害が発生した時でも、システムを停止
せずに、障害を発生していない他のプロセッサを使用し
て業務処理を継続することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るキャッシュメモリの
障害処理方式の全体構成を示すブロック図である。

【図２】本発明の実施の形態に係るキャッシュメモリの
障害処理方式の各プロセッサの構成を示すブロック図で
ある。

【符号の説明】

１ システム制御部 ２，３，２０１ プロセッサ ４ 主記憶装置 ５ システムバス ２１，２２．３１，３２ キャッシュメモリ ２０２ 演算部 ２０３ 運用キャッシュメモリ ２０４ 退避用キャッシュメモリ ２０５ 障害検出回路 ２０６ セレクタ ２０７ リードアドレスレジスタ ２０８ ＋１カウンタ ２１０〜２１７、２１９ 信号線 ２１８ 比較器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３１０ Ｇ０６Ｆ 12/16 ３１０Ｅ ３１０Ｊ ３２０ ３２０Ｄ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と、ストアイン方式のキャッ
   シュメモリを備え且つ相互に並列に動作する複数のプロ
   セッサがシステム制御部の下に動作する情報処理装置の
   ためのキャッシュメモリの障害処理方式であって、 前記複数のプロセッサの各々は、前記キャッシュメモリ
   として多重化したキャッシュメモリを備え、データ更新
   時には、前記多重化したキャッシュメモリの全てに更新
   データを反映させる多重化更新手段と、前記多重化した
   キャッシュメモリのうち少なくとも一つのキャッシュメ
   モリにおける障害をキャッシュメモリ毎に検出する障害
   検出手段と、障害が検出された時に、前記多重化したキ
   ャッシュメモリのうちの障害を発生していないキャッシ
   ュメモリ内のデータを前記主記憶装置に書き戻す整合性
   保証手段と、を備えることを特徴とするキャッシュメモ
   リの障害処理方式。
2. 【請求項２】 前記システム制御部は、前記整合性保証
   手段による前記書き戻し完了後に、前記障害を発生した
   プロセッサからの当該障害発生の通知を受けて、情報処
   理装置の稼働を停止させることなく前記障害を発生した
   プロセッサを情報処理装置から切り離す業務処理継続手
   段を備えることを特徴とする請求項１に記載のキャッシ
   ュメモリの障害処理方式。
3. 【請求項３】 キャッシュメモリとして多重化したキャ
   ッシュメモリを備え、データ更新時には、前記多重化し
   たキャッシュメモリの全てに更新データを反映させる多
   重化更新手段と、前記多重化したキャッシュメモリのう
   ち少なくとも一つのキャッシュメモリにおける障害をキ
   ャッシュメモリ毎に検出する障害検出手段と、障害が検
   出された時に、前記多重化したキャッシュメモリのうち
   の障害を発生していないキャッシュメモリ内のデータを
   前記主記憶装置に書き戻す整合性保証手段と、を備える
   ことを特徴とするプロセッサ。
4. 【請求項４】 前記障害を外部に通知する手段を更に備
   えることを特徴とする請求項３に記載のプロセッサ。
5. 【請求項５】 主記憶装置と、ストアイン方式のキャッ
   シュメモリを備え且つ相互に並列に動作する複数のプロ
   セッサがシステム制御部の下に動作する情報処理装置の
   ためのキャッシュメモリの障害処理方法であって、 前記複数のプロセッサの各々は、前記キャッシュメモリ
   として多重化したキャッシュメモリを備え、データ更新
   時には、前記多重化したキャッシュメモリの全てに更新
   データを反映させる多重化更新ステップと、前記多重化
   したキャッシュメモリのうちの少なくとも一つのキャッ
   シュメモリにおける障害をキャッシュメモリ毎に検出す
   る障害検出ステップと、障害が検出された時に、前記多
   重化したキャッシュメモリのうちの障害を発生していな
   いキャッシュメモリ内のデータを前記主記憶装置に書き
   戻す整合性保証ステップと、を有することを特徴とする
   キャッシュメモリの障害処理方法。
6. 【請求項６】 更に、前記整合性保証ステップの完了後
   に、システム制御部が、前記障害を発生したプロセッサ
   からの当該障害発生の通知を受けて、情報処理装置の稼
   働を停止させることなく前記障害を発生したプロセッサ
   を情報処理装置から切り離す業務処理継続ステップを有
   することを特徴とする請求項５に記載のキャッシュメモ
   リの障害処理方法。