JPH04241050A

JPH04241050A - 計算機システムとその制御方法

Info

Publication number: JPH04241050A
Application number: JP3007521A
Authority: JP
Inventors: Shinichiro Yamaguchi; 伸一朗山口; Nobuyasu Kanekawa; 信康金川; Masayuki Tanji; 雅行丹治
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-01-25
Filing date: 1991-01-25
Publication date: 1992-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計算機システムとその制
御方法に係り、特にマルチプロセッサ構成時の高効率か
つ高信頼なキャッシュメモリの運用が可能な計算機シス
テムとその制御方法に関するものである。

【０００２】

【従来の技術】交通管制システム、金融システムなどの
社会の根幹を占める機能をコンピュータが担うようにな
ってきているが、これらの機能を担うコンピュータに障
害が発生し動作が停止すると、社会に大きな混乱を与え
ることから、コンピュータの信頼性が益々要求されてき
ている。

【０００３】また一方でより高い処理性能のコンピュー
タへの要求に応えて、処理性能向上のためにマルチプロ
セッサ構成のコンピュータが広く用いられている。マル
チプロセッサ構成のコンピュータは図１６に示すように
ベーシックプロセッシングユニット（Ｂａｓｉｃ　Ｐｒ
ｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　以下ＢＰＵという）２０
０−１〜２００−ｎ，主記憶装置（Ｍａｉｎ　Ｓｔｏｒ
ａｇｅ以下ＭＳという）３００，入出力ユニット（ｉｎ
ｐｕｔ／Ｏｕｔｐｕｔ　Ｕｎｉｔ　以下ＩＯＵという）
４００、そしてＢＰＵ，ＭＳ，ＩＯＵを結ぶシステムバ
ス１００から構成されている。それぞれのＢＰＵは、マ
イクロプロセッシングユニット（Ｍｉｃｒｏｐｒｏｃｅ
ｓｓｉｎｇ　Ｕｎｉｔ以下ＭＰＵという）２０１−１〜
２０１−ｎ及びキャッシュメモリ２２０−１〜２２０−
ｎからなっている。

【０００４】マルチプロセッサＭＰＵにおいてキャッシ
ュメモリの使用は、実効メモリアクセス時間の高速化の
ほかに、キャッシュメモリヒットすることでＢＰＵから
アクセスを出さない、つまりシステムバスの負荷を下げ
るという重要な効果がある。このためより高度なコピー
バック方式キャッシュメモリが最近用いられるようにな
った。コピーバック方式は、ライト時に主メモリを必ず
更新する従来のライトスルー方式と異なって、ライト時
もキャッシュメモリにしか書き込みを行わないので、よ
りバス負荷を少なく出来る。しかしコピーバック方式キ
ャッシュメモリでは、最新のデータがキャッシュメモリ
にしか存在しないことになるので、キャッシュメモリが
壊れたときのデータの信頼性を如何に保つかが問題とな
ってくる。これを解決する方法としてキャッシュメモリ
に誤り訂正符号を付加することが考えられる。しかし誤
り訂正符号は、その検査や生成に時間を要するため、キ
ャッシュメモリアクセス時間が伸びてしまうという欠点
がある。

【０００５】またキャッシュメモリの制御面では、キャ
ッシュメモリのコヒーレンス問題の解決が大きな課題と
なっている。これは、複数のキャッシュメモリが同一の
データを保持しており、あるプロセッサがそのデータを
書き換えたときに、その更新情報を如何にして他のプロ
セッサに伝えるかという問題である。このための方式（
手順）は、キャッシュメモリコヒーレンスプロトコルと
呼ばれて、第１の文献「キャッシュメモリ　　コヒーレ
ンス　　プロトコル：エバルエーションユージング　　
ア　　マルチプロセッサ　　シミュレーション　　モデ
ル」“ジェームスアーキボルドとジャンーループ　　ベ
ア：エーシーエム　　トランザクション　　コンピュー
タシステムズ、巻１４．４号、１９８６年１１月号（英
文）”Ｃａｃｈｅ　ＣｏｈｅｒｅｎｃｅＰｒｏｔｏｃｏ
ｌｓ　：　Ｅｖａｌｕａｔｉｏｎ　Ｕｓｉｎｇ　ａ　Ｍ
ｕｌｔｉｐｒｏｃｅｓｓｏｒ　Ｓｉｍｕｌａｔｉｏｎ　
Ｍｏｄｅｌ　ＪＡＭＥＳＡＲＣＨＩＢＡＬＤ　ａｎｄ　
ＪＥＡＮ−ＬＯＵＰ　ＢＡＥＲ：ＡＣＭ　Ｔｒａｎｓａ
ｃｔｉｏｎｓ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍｓ、Ｖ
ｏｌ４，　Ｎｏ　４，Ｎｏｖｅｍｂｅｒ　１９８６，ｐ
ｐ２７３ー２９８に述べられているようにいくつか提案
されている。これらのプロトコルはデータを更新したら
、その情報をバスに出力（ブロードキャスト）し、他の
キャッシュメモリは、此の出力を取り込んで（スヌーピ
ング）、自分のデータを更新あるいは消去（無効化）す
るのが原則となっている。これらのプロトコルの中で第
２の文献“「ア　　ロウ　　オーバヘッド　　コヒーレ
ンス　　ソリューション　　フォー　　マルチプロセッ
サズ　　ウヰズプライベート　　キャッシュメモリズ」
Ａ　Ｌｏｗ　Ｏｖｅｒｈｅａｄ　Ｃｏｈｅｒｅｎｃｅ　
Ｓｏｌｕｔｉｏｎ　ｆｏｒＭｍｕｌｕｔｉｐｒｏｃｅｓ
ｓｏｒｓ　ｗｉｔｈ　Ｐｒｉｖａｔｅ　Ｃａｃｈｅ　Ｍ
ｅｍｏｒｉｅｓ”ＲＵＤＯＬＰＨ，　Ｌ　ａｎｄ　ＰＡ
ＴＥＬ，　Ｊ，Ｉｎ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　
ｔｈｅ　１１ｔｈ　ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙ
ｍｐｏｓｉｕｍ　ｏｎ　ＣｏｍｐｕｔｅｒＡｒｃｈｉｔ
ｅｃｔｕｒｅ，１９８４，ｐｐ３４０ー３４７で提案さ
れている米国イリノイ大学の方式は、システムバスの負
荷を抑える効果が大きいといわれている。これらのプロ
トコルは、主に複数のプロセッサとメモリ間の関係に注
目して行われたものであり、それ以外のバス使用者（例
えば、ＩＯＵ）からのアクセスまで考慮していない。

【０００６】更に、最近のマイクロプロセッサは、集積
度の向上により、例えば米国モトローラ社のＭＣ６８０
４０マイクロプロセッサのように内部にキャッシュメモ
リを持つことが一般的になってきた。これらのプロセッ
サ内部キャッシュメモリは、年々容量が増加していると
は言うもののせいぜい４−１６ＫＢである。このため高
ヒット率を確保するためにセットアソシアティブ方式を
採っている。セットアソシアティブ方式は、キャッシュ
メモリ面を複数持つ方式であり、プロセッサのメモリア
クセスパタンに比較的合っているのでヒットしやすいと
言われている。これに対して、プロセッサの外部に設け
る外部キャッシュメモリは、実装上の問題からキャッシ
ュメモリ面が、１面のダイレクトマップ方式やせいぜい
２面のセットアソシアティブ方式を採るのが一般的であ
る。この時問題となるのは、内部キャッシュメモリと外
部キャッシュメモリのコヒーレンスである。例えば、内
部が４面で外部が１面の場合、内部キャッシュメモリに
だけあって外部キャッシュメモリに無いデータが存在す
る可能性がある。これは、前述のプロセッサ間のキャッ
シュメモリコヒーレンス制御と関係して問題を発生する
。つまりスヌーピングした結果、外部キャッシュメモリ
にデータがなければ、当該ＢＰＵ内にはデータ無し（内
部キャッシュメモリが保持している場合でも）と判断さ
れてコヒーレンスが保てなくなるのである。

【０００７】

【発明が解決しようとする課題】上記従来技術のうち第
一の文献では、主メモリのデータがＥＣＣ（誤り訂正符
号）等の付加によって、１ビット誤りが許容されている
のに対して、キャッシュメモリ内データは、それが許容
されないため、計算機全体のデータ信頼性が低下してし
まうという問題点がある。

【０００８】上記従来技術のうち第２の文献では、ＩＯ
ＵがＤＭＡ（ダイレクトメモリアクセス）リードした場
合、リードデータがキャッシュメモリに在ると、共有状
態（Ｓｈａｒｅｄ）として、キャッシュメモリに残って
しまう。これは、周辺装置へ出力されてプロセッサが将
来に渡って使用しないデータが残ることになり、キャッ
シュメモリの使用効率を落してしまう問題点が在る。

【０００９】上記従来技術のうち第３のマイクロプロセ
ッサでは、内部キャッシュメモリと外部キャッシュメモ
リの間でデータの不一致が生じて、プログラムが誤って
しまう問題点が在る。

【００１０】本発明の目的は、コピーバック方式のキャ
ッシュメモリを用いてもデータの信頼性が低下しない計
算機システムとその制御方法を提供することにある。

【００１１】本発明の別の目的は、不要データの保持を
避け、キャッシュメモリの使用効率をあげる計算機シス
テムとその制御方法を提供することにある。

【００１２】本発明の別の目的は、内部キャッシュメモ
リと外部キャッシュメモリの間でデータの不一致が生じ
ない計算機システムとその制御方法を提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するためにパリティチェックによって１ビット誤りが
検出可能な複数個のキャッシュメモリとこの中から１つ
のキャッシュメモリをプロセッサと接続する接続手段を
設け、通常はキャッシュメモリを同一動作させ内容を同
じに保つ。そしてパリティエラーが発生したときには、
接続手段によって誤ったキャッシュメモリを切り離して
、他の正常なキャッシュメモリをプロセッサに接続して
処理を続ける。そして一度正常なキャッシュメモリの内
容を主メモリに掃きだした後、全キャッシュメモリをリ
セットし、再度立ち上げる。

【００１４】また本発明は、上記目的を達成するために
メモリをアクセスするときに、アドレスだけでなく、な
んの目的でアクセスするかを出力し、これを伝える信号
線をシステムバス上に設ける。そして、スヌープする側
は、ＤＭＡリードあるいはＴＡＳ（Ｔｅｓｔ　＆　Ｓｅ
ｔ）やＣＡＳ（Ｃｏｍｐａｒｅ＆　Ｓｗａｐ）命令のよ
うな不可分な命令の最初のリードのときには、共有状態
でなく無効化状態にする。

【００１５】また本発明は、上記目的を達成するために
外部キャッシュメモリのエントリの状態を管理するビッ
トとして、該エントリが内部キャッシュメモリにも在る
か否かを示す存在ビットを設ける。そして、外部キャッ
シュメモリ制御回路は、存在ビットがオンしているとき
には、該エントリをメモリに掃きださないか、あるいは
掃きだすときには、内部キャッシュメモリのエントリを
無効化して、データのコヒーレンスを保つ。

【００１６】

【作用】上記のようにパリティチェック機能だけを持つ
キャッシュメモリを複数個準備することで、キャッシュ
メモリアクセス時間を増加させること無く、１ビット誤
りを救済できる。

【００１７】また不必要なデータをキャッシュメモリ内
に保持することが無くなるので、キャッシュメモリの使
用効率を高めることが出来る。

【００１８】またキャッシュメモリが多階層になっても
、階層間のコヒーレンスを保証できるので、バスを介し
たプロセッサ間のコヒーレンス制御と合わせることによ
って、システム全体のコヒーレンスを保つことが出来る
。

【００１９】

【実施例】以下本発明の実施例を図を用いながら説明す
る。

【００２０】図２は、本発明が適用される計算機システ
ムの全体構成図である。プロセッサＭＰＵ及びキャッシ
ュメモリＣａｃｈｅ　を含むベーシックプロセッシング
ユニットＢＰＵ２００は、２重化されたシステムバス１
００，１０１を介して主記憶ＭＳ３００、及び周辺装置
とのインターフェイス回路ＩＯＵ４００に接続される。この構成は、メモリ共有型あるいは密結合型マルチプロ
セッサと呼ばれるもので、ここではＢＰＵ、ＭＳ、ＩＯ
Ｕの数を２つづつとしたが、一般にＢＰＵ，ＭＳ，ＩＯ
Ｕは、任意の個数を採ることが出来る。また第２図で、
ＢＰＵ，ＩＯＵ，ＭＳは、それぞれ１ボード（配線基盤
）で構成されている。

【００２１】図１は、ＢＰＵ２００の内部構成図である
。マイクロプロセッサＭＰＵ２０１，２０２，２０３の
それぞれからの３２ビット巾のアドレスＡ，３２ビット
巾のデータＤは、内部バス８，９に接続される。ここで
各ＭＰＵはその内部に図示せぬキャッシュメモリ（請求
範囲ではこれを第１のキャシュメモリと称している）を
有し、例えば４セットアソシアティブ方式のものとされ
る。２２０は、ＭＰＵの外部に設けられるキャシュメモ
リ（請求範囲ではこれを第２のキャシュメモリと称して
いる）であり、以下のような仕様を持つ。

【００２２】容量　　　　　　　　　　　　　　：　　５１２キロバ
イトラインサイズ　　　　　　：　　３２バイトライン
置き換え方式：　　コピーパックライン多重化　　　　
　　：　　２セットアソシアティブキャッシュメモリに
ついては、後で再度説明する。２２１は、２２０と同一
構成のキャッシュメモリであり、通常は、２２０がＭＰ
Ｕ２０１とＭＰＵ２０２に内部バス８−１，９−１，８
−２、９−２を介して接続され、２２１がＭＰＵ２０３
と内部バス８−３，９−３を介して接続される。２５０
は、キャッシュメモリのパリテイエラーを検出するパリ
テイチェッカーである。２７０，２７１は、同一構成の
バスインターフェイスユニットであり、内部バス８，９
とシステムバス１００，１０１を接続する。２８０は、
他のＢＰＵのメモリアクセスを監視するスヌーバであり
、キャッシュメモリ２２０と同じ内容のタグを持つ。そ
してシステムバス１００上のアドレスがヒットした場合
には、そのアドレスを内部バス８を介して、キャッシュ
メモリ２２０に伝えるとともに、監視結果をシステムバ
スのＣＳＴ信号線に出力する（図５参照）。２８１は、
２８０と同じ構成を採る。１０，１１，１２，１３，１
４，１５は、内部バス８，９に対するパリティ生成とチ
ェックを行うパリティ回路である。２３０は、ＭＰＵ２０１，２０２，２０３の出力データ
を比較照合して、動作不良のプロセッサを検出する比較
照合回路である。２０，２１，２２，２３，２４，２５
，２６，２７，２９は、３ステートバッファである。

【００２３】さてキャッシュメモリは、一般的にタグ（
ディレクトリ，アドレスアレイと呼ぶこともある）部と
データ部から成っている。図３と、図４は、キャッシュ
メモリ２００の各ラインの構成を示したものである。キャッシュメモリのデータ部は、図３に示すように３２
バイト／ラインであり、バイト毎に奇数パリティＰを有
する。パリテイチェッカ２５０は、このパリテイを用い
てエラー検出を行う。図４のタグ部のＰＡは、上記ライ
ンの主メモリ内アドレス上位１２ビットである。ＳＴＡ
ＴＵＳは、当該ラインの状態を示すビットであり、００
が無効データの保持状態（ＩＮＶ）０１が他のＢＰＵの
キャッシュメモリに同じデータが存在せず、かつそのデ
ータがＭＳ内のデータと一致している状態（ＥＸＵ）１０が他のＢＰＵのキャッシュメモリにも同じデータが
存在し、かつそのデータがＭＳ内のデータと一致してい
る状態（ＳＨＵ）１１が他のＢＰＵのキャッシュメモリに同じデータが存
在せず、かつそのデータがＭＳ内のデータと一致してい
ない状態（ＭＯＤ）を示している。すなわち、ＭＯＤは
自ＭＰＵによってキャッシュメモリへの書き込みが行わ
れた状態を示している。Ｐ０，Ｐ１は、ＰＡ，ＳＴＡＴ
ＵＳの奇数パリティであるパリテイチェッカ２５０は、
このパリテイを用いてエラー検出を行う。

【００２４】図１のシステムバス１００、１０１には、
アドレスやデータや制御信号が含まれるが、これらは当
業者周知のことであり、本実施例では説明を省略するが
、このうちＣＳＴは、バスマスタ以外のＢＰＵのスヌー
パ２８０，２８１が、バスマスタのメモリアクセスを監
視（スヌープ）した結果を出力するための信号線である
。スヌーパ２８０、２８１は、以下のように動作してＣ
ＳＴ信号を生成する。００　　：当該アドレスのデータが存在しなかった０１
　　：当該アドレスが存在して、そのラインのステータ
スが、ＥＸＵ０１あるいはＳＨＵ１０で合ったこと１０
　　：当該アドレスが存在して、そのラインのステータ
スが、ＭＯＤ１１１１　　：エラーであったことを示す。

【００２５】図６は、キャッシュメモリのラインステー
タス遷移図である。６０１，６０２，６０３，６０４は
、それぞれキャッシュメモリのラインのステータスを示
す。矢印付き実線は、自ＢＰＵ内のＭＰＵからのアクセ
スによって遷移する場合を示し、破線は、スヌ−パによ
って伝えられえる他のＢＰＵのシステムバスアクセスに
よって遷移する場合を示している。線上に書かれたもの
は、／の左側が遷移条件を示し、／の右側が遷移すると
きに行なうシステムバスに対する動作を示している。以下主な遷移を説明する。

【００２６】ＥＸＵ状態（６０２）でライトアクセスが
発生するとキャッシュだけを更新して、ＭＯＤ状態（６
０４）に遷移する（６０５）。ＳＨＵ状態（６０３）で
ライトアクセスが発生するとキャッシュを更新するとと
もに、他のキャッシュに対してラインの無効化（Ｉｎｖ
ａｌｉｄａｔｅ）要求を行なってＭＯＤ状態（６０４）
に遷移する（６０６）。何れの状態にあってもＭＰＵか
らのリードアクセスがミスしたときには、メモリに対し
てライン単位のリードを行ない、他ＢＰＵからシステム
バスにＣＳＴ＝０１が出力されればＳＨＵ状態（６０３
）に遷移し、ＣＳＴ＝００ならばＥＸＵ状態（６０２）
に遷移する。図７にこのときのシステムバスのタイムチ
ャートを示す。

【００２７】ＥＸＵ状態（６０２）で他のキャッシュが
ライトアクセスによってキャッシュミスしてメモリに対
してライン単位のリード（本実施例では、３２バイトの
リードアクセスとなる）を行なった場合、そのラインは
更新されることが判っているので、予めＩＮＶ状態（６
０１）に遷移する（６０８）。あるいは、他のキャッシ
ュがライン単位以下のアクセス（本実施例では１，２，
４バイトアクセス）を行なった場合、これらのアクセス
はＴＡＳ／ＣＡＳ命令で使用され、その後メモリライト
を伴うことが多かったり、周辺装置がメモリアクセスを
行なうときに使用され、そのデータは以後ＭＰＵによっ
て使用される確立が非常に小さくなるので、予めＩＮＶ
状態（６０１）に遷移する（６０８）。６０９，６１０
も同様の理由による遷移を行なう。これによってキャッ
シュメモリの効率を向上できる。ＭＯＤ状態（６０４）
のとき他のキャッシュがキャッシュリードミスによって
ライン単位のリードを行なった場合、そのラインの最新
データは本キャッシュにあるので、システムバスにＣＳ
Ｔ＝１０を出力して、該バスマスタに体してアクセスの
やりなおしを指示するとともに、最新のラインをメモリ
に書き戻す（Ｐｕｓｈ）、そしてＥＸＵ状態（６０２）
に遷移する（６１１）。このときのシステムバス上のタ
イムチャートを図８に示す。他のキャッシュがライン単
位のリード８０１を行なうと、ＭＯＤ状態（６０４）の
キャッシュがスヌープの結果としてＣＳＴ＝１０を出力
する（８０４）。つぎにＣＳＴ＝１０を出力したキャッ
シュが最新データをメモリに書き出す（８０２）。その
後前出のキャッシュが再度ライン単位のリード８０３を
行なう。ＥＸＵ（６０２）あるいはＳＨＵ状態（６０３
）のとき、他のキャッシュがキャッシュリードミスによ
ってライン単位のリードを行なった場合、そのラインの
データは本キャッシュも保持しているので、システムバ
スにＣＳＴ＝０１を出力して、ＳＨＵ状態（６０３）に
遷移する（６１２，６１３）。

【００２８】図９と１０を用いてキャッシュメモリ２２
０，２２１の機能を更に詳しく説明する。図９は、プロ
セッサからのライトアクセスに対する処理フローを示し
ている。キャッシュメモリにヒットしてかつ、他のキャ
ッシュメモリにデータが無い場合（９０１）、直ちにキ
ャッシュメモリに書き込みを行う。しかしキャッシュメ
モリにヒットして、他のキャッシュメモリにデータが有
った場合（９０２）、一旦マイクロプロセッサＭＰＵに
対してアクセスをやり直すように応答し、ＢＩＵ２７０
，２７１を介して他のキャッシュメモリの同一ラインを
無効化して、自分はＥＸＵ状態に遷移する。一方キャッ
シュメモリにヒットせずかつ、２セットのうちにＩＮＶ
状態のラインが存在した場合（９０３）、メモリに対し
てライン単位のリード要求を行う。しかしキャッシュメ
モリにヒットせずかつ、２セットのうちにＩＮＶ状態の
ラインが存在しなかった場合（９０４）、一旦マイクロ
プロセッサＭＰＵに対してアクセスをやり直すように応
答し、Ｌビットがオフのラインのアドレスを出力してＭ
ＰＵ内の同一ラインを無効化するように指示する。そし
て自分は、当該ラインをＩＮＶ状態にする。９０２，９
０４の場合は、一度処理を終了し、６８０４０の再度の
アクセスによって９０１，９０３の処理を行うようにな
る。

【００２９】図１０は、プロセッサからのリードアクセ
スに対する処理フローを示している。キャッシュメモリ
にヒットした場合（１００１）、直ちにキャッシュメモ
リからデータを読みだしてプロセッサに応答する。一方
キャッシュメモリにヒットせずかつ、２セットのうちに
ＩＮＶ状態のラインが存在した場合（１００２）、メモ
リに対してライン単位のリード要求を行った後、キャッ
シュメモリからデータを読みだしてプロセッサに応答す
る。しかしキャッシュメモリにヒットせずかつ、２セッ
トのうちにＩＮＶ状態のラインが存在しなかった場合（
１００３）、一旦ＭＰＵに対してアクセスをやり直すよ
うに応答し、Ｌビットがオフのラインのアドレスを出力
して６８０４０内の同一ラインを無効化するように指示
する。そして自分は、当該ラインをＩＮＶ状態にする。１００３の場合は、一度処理を終了し、ＭＰＵの再度の
アクセスによって１００２の処理を行う。

【００３０】次に図１に戻り、ＢＰＵボード内での動作
例を説明する。例えば、ＭＰＵからライトアクセスを行
う場合、ＭＰＵＡ２０１，ＭＰＵＢ２０２，ＭＰＵＣ２
０３（以下まとめてＭＰＵと呼ぶ）の出力信号（アドレ
ス，データ）には、パリティ生成／検査器１０，１１，
１２，１３，１４，１５によりまずパリティをつける。ＭＰＵ２０１，２０２，２０３の出力信号（アドレス，
データ，制御信号）は照合回路（ＣＨＫＡＢ２３１，Ｃ
ＨＫＢＣ２３３，ＣＨＫＣＡ２３２）で比較照合される
。尚、図中ではアドレス、データの信号線のみ描いてお
り、制御信号線は省略してある。

【００３１】以上のようにして照合回路（ＣＨＫＡＢ２
３１，ＣＨＫＢＣ２３２，ＣＨＫＣＡ２３３）によりＭ
ＰＵ２０１，２０２，２０３およびパリティ生成／検査
器１０，１１，１２，１３，１４，１５の異常を検出す
ることができる。

【００３２】またＭＰＵ２０１，２０２，２０３および
パリティ生成／検査器１０，１１，１２，１３，１４，
１５の単一故障による異常の場合には、表１のように照
合回路　（ＣＨＫＡＢ２３１，ＣＨＫＢＣ２３３，ＣＨ
ＫＣＡ２３２）　のうち２つの照合回路で不一致が発生
するという法則性から、１あるいは３つの照合回路で不
一致が発生した場合は照合回路自体の異常が検出できる
。従って、表２のようにして各ＭＰＵの正常／異常を判
定できる。

【００３３】

【表１】

【００３４】

【表２】

【００３５】表２の判定をまとめると、ＭＰＵＡ２０１
，ＭＰＵＢ２０３が正常であるという事象Ａｇ、Ｃｇは
それぞれ次の論理式で表される。

【００３６】Ａｇ＝「ＡＢ・「ＣＡ＋「ＡＢ・ＢＣ・ＣＡ＋ＡＢ・Ｂ
Ｃ・「ＣＡ　　　　…（１）　　Ｃｇ＝「ＢＣ・「ＣＡ
＋ＡＢ・「ＢＣ・ＣＡ＋ＡＢ・ＢＣ・「ＣＡ　　…（２
）　　　ただし、　　　ＡＢ：ＭＰＵＡ２０１、ＭＰＵ
Ｂ２０２の出力が不一致　　　　　　　　　　　　　　
　　　　　　であるという事象（ＣＨＫＡＢ２３１で検
出）　　　　　　　　　　　　　　ＢＣ：ＭＰＵＢ２０
２、ＭＰＵＣ２０３の出力が不一致　　　　　　　　　
　　　　　　　　　　　であるという事象（ＣＨＫＢＣ
２３３で検出）　　　　　　　　　　　　　　ＣＡ：Ｍ
ＰＵＣ２０３、ＭＰＵＡ２０１の出力が不一致　　　　
　　　　　　　　　　　　　　　　であるという事象（
ＣＨＫＣＡ２３２で検出）　　　　　　　　　　　　　
　　　・：論値積（ＡＮＤ）　　　　　　　　　　　　
　　　　＋：論理和（ＯＲ）　　　　　　　　　　　　
　　　　「：否定（ＮＯＴ）照合回路２３４、２３５で
は式（１），（２）によりＭＰＵＡ２０１，ＭＰＵＣ２
０３が正常か異常かの判定をし、異常であった場合には
内部バスへ出力する３ステートバッファ２０，２１，２
３，２４、を高インピーダンス状態にし、内部バス間を
結ぶ３ステートバッファ２９を通じて正常なＭＰＵの出
力を他方のバスへ供給する。

【００３７】例えば、ＭＰＵＡ２０１で異常が発生した
場合を考える。照合回路２３４では式（１）に基づく判
断によりＭＰＵＡ２０１が異常であると判断し、ＭＰＵ
Ａ２０１から内部バスへ通じる３ステートバッファ２０
，２１を高高インピーダンス状態にし、内部バス間を結
ぶ３ステートバッファ２９を通じて正常なＭＰＵＣ２０
３の出力をキャッシュメモリ２２０、ＢＩＵ２７０ｎな
どに供給する。以上の動作はＭＰＵＣ２０３で異常が発
生した場合でも同じである。

【００３８】ＭＰＵＡ２０１，ＭＰＵＢ２０２，ＭＰＵ
Ｃ２０３の出力信号のうちアドレス、データはパリティ
生成／検査器１０，１１，１２，１３，１４，１５でパ
リティをつけられ、アドレス，データ，制御信号はパリ
ティも含めてＣＨＫＡＢ２３１，ＣＨＫＢＣ２３３，Ｃ
ＨＫＣＡ２３２で比較照合される。比較照合の結果はＥ
ＲＲＣＨＫ２３４，２３５に入力されて、式（１），（
２）に基づいてＭＰＵＡ２０１，ＭＰＵＣ２０３の正常
異常が判定される。

【００３９】パリティ生成／検査器１０，１１，１２，
１３，１４，１５は、ＭＰＵＡ２０１，ＭＰＵＢ２０２
，ＭＰＵＣ２０３からのリード／ライト信号の多数決を
とり、ライトアクセス時にはパリティ生成、リードアク
セス時にはパリティ検査をする用に切り替えている。こ
のようにリード／ライト信号の多数決を採ることにより
、ＭＰＵＡ２０１，ＭＰＵＢ２０２，ＭＰＵＣ２０３の
うちいずれか１個で異常が発生してもパリティ生成／検
査器１０，１１，１２，１３，１４，１５は異常の影響
を受けずに正常に動作することができる。

【００４０】なお、この内部バス間を結ぶ３ステートバ
ッファ２９を通じて正常なＭＰＵの出力を他方のバスへ
供給する動作は、通常の経路でのライトアクセスに比べ
、切り替えに時間がかかり、しかもバス間で迂回するた
めに時間がかかる。そのため、異常発生時にのみリトラ
イによりバスサイクルを延長すれば、正常時のバスサイ
クルの遅延を招かずに実施例を実現できる。ＭＰＵにバ
スサイクルを終了させたり、リトライをさせたりするた
めの信号線はＭＰＵの種類によって名称が異なるが、多
くのＭＰＵはでリトライ信号をＭＰＵに入力することに
よりＭＰＵが自動的に実行する。表３に代表的なＭＰＵ
の信号名を示す。なお、以下この明細書中では６８０４
０を例にとり、信号名としてＴＡ＃，ＴＥＡ＃（＃は信
号線がａｃｔｉｖｅ　ｌｏｗであることを示す）を用い
る。

【００４１】

【表３】

【００４２】図１１は正常時、図１２は異常時の信号の
流れを模式的に表したものである。通常ＭＰＵからはデ
ータ信号に先立ってアドレス信号が出力される。図１１
ではアドレス信号，データ信号共に正常であったために
照合回路２３４，パリテイチェック回路２５０で正常と
判定され、ＭＰＵＡ２０１，ＭＰＵＢ２０２，ＭＰＵＣ
２０３にはＴＡ＃が返され、キャッシュメモリではデー
タを格納しバスサイクルが終了する。

【００４３】図１２ではＭＰＵＡ２０１−１が異常で、
アドレス信号、データ信号共に照合回路２３４により異
常と判定され、ＭＰＵＡ２０１，ＭＰＵＢ２０２，ＭＰ
ＵＣ２０３にはＴＡ＃とともにＴＥＡ＃が返されリトラ
イ動作に入る。リトライ動作時には３ステートバッファ
２０，２１を高インピーダンス状態にして、ＭＰＵＡ２
０１からの出力を停止し、３ステートバッファ２９をつ
うじてＭＰＵＣ２０３の出力信号をキャッシュ２２０に
供給する。リトライ動作時にはＭＰＵＡ２０１，ＭＰＵ
Ｂ２０２，ＭＰＵＣ２０３へＴＡ＃を返してリトライ動
作を終了する。次にキャッシュリードアクセスについて
説明する。

【００４４】図１３は正常時、図１４はアドレス信号異
常時、図１５はデータ信号異常時の信号の流れを模式的
に示したものである。

【００４５】図１３では異常が見られないのでＭＰＵＡ
２０１，ＭＰＵＢ２０２，ＭＰＵＣ２０３にはＴＡ＃が
返され、ＭＰＵＡ２０１，ＭＰＵＢ２０２，ＭＰＵＣ２
０３はキャッシュからのデータを格納してバスサイクル
を終了する。

【００４６】図１４では、ＭＰＵＡ２０１のアドレス信
号が他と一致せずに異常を判断され、ＭＰＵＡ２０１，
ＭＰＵＢ２０２，ＭＰＵＣ２０３にはＴＡ＃とともにＴ
ＥＡ＃が返されリトライ動作に入る。リトライ動作時に
は３ステートバッファ２１を高インピーダンス状態にし
て、ＭＰＵＡ２０１からの出力を停止し、３ステートバ
ッファ２９をつうじてＭＰＵＣ２０３のアドレス出力信
号をキャッシュ２２０に供給し、キャッシュ２２０は与
えられたアドレスに格納されているデータをＭＰＵＡ２
０１，ＭＰＵＢ２０２に供給する。リトライ動作時には
ＭＰＵＡ２０１，２０１，ＭＰＵＢ２０２，ＭＰＵＣ２
０３へＴＡ＃を返してリトライ動作を終了する。

【００４７】図１５では、キャッシュメモリ２２０から
のデータに異常（パリティエラー）がありパリティ検査
器２５０、パリティ生成／検査器１０，１２でのパリテ
ィチェックにより異常が検出され、ＭＰＵＡ２０１，Ｍ
ＰＵＢ２０２，ＭＰＵＣ２０３にはＴＡ＃とともにＴＥ
Ａ＃が返されリトライ動作に入る。リトライ動作時には
キャッシュメモリ２２０−１の出力は高インピーダンス
状態となり、３ステートバッファ２９を通じてキャッシ
ュメモリ２２１の出力をＭＰＵＡ２０１，ＭＰＵＢ２０
２−１に供給する。なおこの場合、念のために３ステー
トバッファ２６を高インピーダンス状態とし、３ステー
トバッファ２７を通じてキャッシュメモリ２２１の出力
をＭＰＵＢ２０２に供給することによりキャッシュメモ
リ２２０からＭＰＵＢ２０２へのデータ信号の経路の異
常により誤ったデータがＭＰＵＢ２０２へ供給されるの
を防ぐことができる。本実施例では、各ＭＰＵに対して
２つのパリティチェック機能だけを持つ２つのキャッシ
ュメモリを準備してデータの信頼性を向上したが、３つ
以上のキャッシュメモリを準備することで更に信頼性を
向上させることが可能となる。

【００４８】図１〜図１５に示す本実施例により、ＢＰ
Ｕ２００の内部でフォールトが発生しても、ＢＰＵ２０
０は正常動作を続けることが可能となる。そのためデー
タ処理の途中でフォールトが発生した場合には、（１）
切りの良い時点または、修理保守時期まで、当該ＢＰＵ
での動作を継続させ、（２）切りの良い時点または、修理保守時期に当該ＢＰ
Ｕで実行しいた処理を他の正常なＢＰＵに引き継がせれ
ば良い。

【００４９】そのために、フォールト発生時のチェック
ポイントリスタートに備えてのバックアップ動作が不要
となり、処理性能を向上させることができる。

【００５０】本実施例では、スヌーピング用のタグとプ
ロセッサからのアクセスに使用するタグを共用する例を
示したが、当業者周知のこととしてタグの負荷を軽減す
る方法としてそれぞれに専用のタグを用いる事も可能で
ある。又プロセッサについては、モトローラ社のものだ
けでなくあらゆるタイプのプロセッサによって構成でき
ることは、自明である。

【００５１】

【発明の効果】本発明によれば、以下の効果が得られる
。

【００５２】（１）多階層のキャッシュメモリ構成を持
つデータ処理装置において、１次キャッシュメモリが２
次キャッシュメモリよりもセット数の少ないセットアソ
シアティブ方式を持ったとしても、１次と２次の間でデ
ータの不一致を招くことは無い。即ちデータのコヒーレ
ンスを保つことが可能となる。

【００５３】（２）コピーバック方式のキャッシュを用
いても、アクセス時間を遅延させること無く、データの
信頼性を維持できる。

【００５４】（３）キャッシュメモリに不要なデータを
保持する確率が低くなるので、キャッシュメモリを効率
良く使用できる。

【００５５】これらの効果によって高速なマイクロプロ
セッサを複数個用いて、より高性能なデータ処理装置が
実現できる。

【図面の簡単な説明】

【図１】中央処理装置構成図。

【図２】データ処理装置の全体構成図。

【図３】キャッシュメモリ構成図。

【図４】キャッシュメモリライン構成図。

【図５】システムバス信号線抜粋。

【図６】キャッシュライン状態遷移図。

【図７】メモリアクセス時のバスサイクル例。

【図８】メモリアクセス時のバスサイクル例。

【図９】キャッシュデータのリードアクセス処理手順。

【図１０】キャッシュデータのライトアクセス処理手順
。

【図１１】正常時の信号の流れ。

【図１２】異常時の信号の流れ。

【図１３】正常時の信号の流れ。

【図１４】アドレス信号異常時の信号の流れ。

【図１５】データ信号異常時の信号の流れ。

【図１６】マルチプロセッサのシステム構成図。

【符号の説明】

２００…ＢＰＵ、２０１，２０２，２０３…ＭＰＵ。

Claims

【特許請求の範囲】

【請求項１】命令を実行するプロセッサと、該プロセッ
サに接続されるｎセットアソシアティブ方式（ｎは自然
数）の第１のキャッシュメモリと、第１のキャッシュメ
モリに接続されるｍセットアソシアティブ方式（ｍはｎ
より小さい自然数）の第２のキャッシュメモリを有する
計算機システムの制御方法において、第２のキャッシュ
メモリの各エントリーが削除されるとき、削除情報を第
１のキャッシュメモリに通達することを特徴とする計算
機システムの制御方法。
【請求項２】請求項１の計算機システムの制御方法にお
いて、第２のキャッシュメモリでエントリのリプレース
が生じたときには、選択したセットのエントリに対応す
る第１のキャッシュメモリのエントリを無効化すること
を特徴とする計算機システムの制御方法。
【請求項３】命令を実行するプロセッサと、該プロセッ
サに接続されるｎセットアソシアティブ方式（ｎは自然
数）の第１のキャッシュメモリと、該第１のキャッシュ
メモリに接続されるｍセットアソシアティブ方式（ｍは
ｎより小さい自然数）の第２のキャッシュメモリを有す
る計算機システムの制御方法において、第１のキャッシ
ュメモリに存在するエントリーを全て第２のキャッシュ
メモリに存在させることを特徴とする計算機システムの
制御方法。
【請求項４】命令を実行するプロセッサと、該プロセッ
サに接続されるｎセットアソシアティブ方式（ｎは自然
数）の第１のキャッシュメモリと、該第１のキャッシュ
メモリに接続されるｍセットアソシアティブ方式（ｍは
ｎより小さい自然数）の第２のキャッシュメモリを有す
る計算機システムの制御方法において、第２のキャッシ
ュメモリに存在するエントリーだけを第２のキャッシュ
メモリに存在させることを特徴とする計算機システムの
制御方法。
【請求項５】命令及びデータを格納するメモリと命令の
実行を行う複数個のプロセッサを有する計算機システム
において、各プロセッサは該プロセッサに接続され該メ
モリの一部の内容を格納するコピーバック方式のキャッ
シュメモリを有し、該キャッシュメモリは、ラインと呼
ぶ複数バイトの単位でデータを管理し、各ラインは、そ
の状態として無効データ保持する第１の状態、他プロセ
ッサのキャッシュメモリに同じデータが存在せず、かつ
そのデータがメモリのデータと一致している第２の状態
、プロセッサのキャッシュメモリに同じデータが存在し
、かつそのデータがメモリのデータと一致している第３
の状態、プロセッサのキャッシュメモリに同じデータが
存在せず、かつそのデータがメモリのデータと一致して
いない第４の状態を有し、第２の状態では他のキャッシ
ュメモリが該キャッシュメモリの接続されているプロセ
ッサからのライトアクセスによってキャッシュメモリミ
スし、メモリに対してライン単位のリードを行なった場
合、あるいは他のキャッシュメモリがライン単位以下の
アクセスを行った場合にそのラインを第１の状態に遷移
することを特徴とする計算機システムの制御方法。
【請求項６】命令及びデータを格納するメモリと命令の
実行を行うプロセッサを有する計算機システムにおいて
、該メモリに接続され該メモリの一部の内容を格納する
コピーバック方式の第１のキャッシュメモリと第１のキ
ャッシュメモリと同一の機能を有する第２のキャッシュ
メモリを複数個有し、第１のキャッシュメモリで障害が
生じたときに第１のキャッシュメモリの代わりに第２の
キャッシュメモリの一部を新たな第１のキャッシュメモ
リとして使用することを特徴とする計算機システム。
【請求項７】請求項６の計算機システムにおいて、第１
のキャッシュメモリと第２のキャッシュメモリは、障害
検出の手段としてパリティチェックを用いることを特徴
とする計算機システム。
【請求項８】請求項６の計算機システムにおいて、第１
のキャッシュメモリと第２のキャッシュメモリは、内容
一致のために１つのリセット信号を共有することを特徴
とする計算機システム。
【請求項９】命令を実行するプロセッサと、該プロセッ
サに接続されるｎセットアソシアティブ方式（ｎは自然
数）の第１のキャッシュメモリと、第１のキャッシュメ
モリに接続されるｍセットアソシアティブ方式（ｍはｎ
より小さい自然数）の第２のキャッシュメモリを有し、
第１のキャッシュメモリと第２のキャッシュメモリは、
内容一致のために同一のクロックを使用することを特徴
とする計算機システム。
【請求項１０】請求項９記載の計算機システムにおいて
、第１のキャッシュメモリはプロセッサと同一シリコン
上に形成され、第２キャッシュメモリは該シリコン外に
設けられることを特徴とする計算機システム。