JPH09511088A - マルチプロセッサ・システムのための高可用性のエラー自己回復共用キャッシュ - Google Patents

Abstract

(57)【要約】 密結合されたマルチプロセッサ・システムにおける高可用性の共用キャッシュはその関連したキャッシュ・ディレクトリ又はその共用キャッシュそのものにおけるエラーに対するエラー自己回復機構を与える。自己回復は、そのキャッシュの合同クラスにおけるエラーがエラー・ステータス・レジスタによって表された後、有効ビットを"０"にリセットすること及びパリティ・ビットを正しい値にセットすることによって、共用キャッシュ・ディレクトリ手段におけるそのアクセスされた合同クラスのすべてのエントリを無効にすることにより達成され、メイン・メモリに対するデータのリクエストは取り消されない。キャッシュされたデータにおける複数のビット障害は一致した列における有効ビットを"０"にセットすることによって回復される。プロセッサは、そのデータに対するリクエストを再発生する。それはそのプロセッサの専用キャッシュ及び共用キャッシュにロードされる。他のプロセッサによるこのデータに対する更なるリクエストは共用キャッシュによって処理される。

Description

【発明の詳細な説明】 マルチプロセッサ・システムのための高可用性のエラー自己回復共用キャッシュ 本発明は、密結合マルチプロセッサ・システムにおける高可用性の共用キャッ シュ・メモリに関するものであり、詳しく云えば、共用キャッシュのためのエラ ー自己回復機構に関するものである。 複数の密結合処理装置を持ったコンピュータ・システムにおける共用キャッシ ュ・メモリ・バッファの使用が従来技術において知られている。そのようなコン ピュータ・システムの例示的方法が第１図に示される。本願では、複数の処理装 置Ｐ１乃至Ｐｎ、共用キャッシュ・メモリ、及びメイン・メモリが共通のシステ ム・バスによって相互接続される。それらの処理装置は、更に、それらの処理装 置に関連付けられた、いわゆる第２レベル・キャッシュ・メモリより成る。メイ ン・メモリのアービトレーションはアービタによって得られる。その共用キャッ シュは、セット・アソシアティブ・キャッシュ・ディレクトリによって管理され る。 マルチプロセッサ・システムにおいて使用するための対応する共用キャッシュ ・メモリはヨーロッパ特許出願３９２１８４号に開示されている。このキャッシ ュ・メモリによるシ ステムのパフォーマンスの改良は次の事項によって達成される。 １．共用メモリに対するメモリ・アクセス時間の減少； ２．マルチプロセッサ相互接続ネットワークを介して経路指定されるべき共用メ モリ参照の待ち時間の減少； ３．メモリ・アクセス・タイムを減少させることによるマルチプロセッサ相互接 続ネットワークのスループットの増加； ４．共用キャッシュ・メモリ相互間のキャッシュ・コヒーレンスの必要性の回避 ； 更に、ヨーロッパ特許出願６３７７９９号は、マルチプロセッサ・システムの ための高パフォーマンス共用キャッシュに関するものであり、それは、処理装置 によってそのキャッシュをアクセスする場合に最大の並行性を与えること、各マ シン・サイクルにおいて１つのプロセッサ・リクエストをサービスすること、シ ステム応答時間を減少させること、及びシステム・スループットを増加させるこ との限りにおいて、そのマルチプロセッサ・システムをサポートする。そこに開 示された共用キャッシュは、パイプライン・キャッシュ・オペレーション、即ち 、ロード及びストアの更なるパフォーマンス最適化技法、及びバースト・モード ・データ・アクセスを使用する。組込みパイプライン・ステージを含むことによ って、そのキャッシュは、マシン・サイクル毎に１つのリクエストを任意の処理 エレメントからサービスすることを可能 にされる。これは、システム応答時間の減少及びスループットに貢献する。詳し く云えば、データのうちの或部分がキャッシュの論理回路によって保持され、一 方、システム・バス幅に対応する他の部分がリクエスト・エレメント、例えば、 プロセッサ又は記憶装置に１サイクルで転送される。データのうちの保持された 部分は次のマシン・サイクルにおいて転送可能である。 更に、ヨーロッパ特許出願３４８６２８号は、各プロセッサ中のレベル１のキ ャッシュ、各プロセッサによって共用される共用レベル２のキャッシュ・メモリ 、及びレベル３の記憶装置と呼ばれる１つのメイン・メモリより成るマルチプロ セッサ・システム設計に関するものである。レベル２キャッシュは、本来、直列 式である。これを通して、プロセッサ・リクエストは、リクエスト・ソース、Ｌ ２キャッシュ・リクエスト優先順位アルゴリズム、及びそのリクエスト・ソース を制御するために使用されるステータス情報に区分け可能である。データがＬ２ キャッシュにおいて更新される時、他のＬ１キャッシュは、それらのコピーが無 効にされるまで、修正されたデータを見てはならない。これによって記憶装置の データの整合性が達成される。 データの整合性を維持するための概念は、North-Holland社のMicroprocessing and Microprogramming誌32(1991)215-220におけるG.Doettlingによる「ストア ・イン・キャッシュ概念によるマルチプロセッサ・システムにおけるデー タ整合性(Data Consistency in a Multi-processor System with Store-In Cach e Concept)」という表題の記事から知られている。この記事は、各プロセッサに おける組み込まれたキャッシュによって、マルチプロセッサ・システムにおいて データ整合性を維持するという問題を扱っている。如何なる環境の下でもデータ の保全性を得るために、共通のシステム資源が使用される。更に詳しく云えば、 マルチプロセッサ・キャッシュ構造において使用するための、いわゆるＭＥＳＩ プロトコルがそこでは開示される。それは、とりわけ、キャッシュに記憶された ラインの状態を表すための有効ビット及び多重コピー・ビットを与える。 従って、共用キャッシュ・メモリは、付加された処理装置の間で共用されるデ ータへのアクセスに対して大きなパフォーマンスの改良を与える。それは、それ らのアクセスがメモリ待ち時間を含まないため、及びその共用キャッシュが共用 データを直ちには与えないためである。 例えば、処理装置がそれの専用Ｌ２キャッシュでは得られないラインをリクエ ストする場合、この「不在ラインのリクエスト」は、共用キャッシュ及びメイン ・メモリに並行して経路指定される。共用キャッシュがそのリクエストされたデ ータを与えることができる場合、メイン・メモリへのリクエスタは取り消される であろう。メイン・メモリは、共用キャッシュ・ディレクトリにおいて一致が得 られなかった場合にのみデータを与える。メイン・メモリによって与えられたデ ータは、共用キャッシュに及び専用キャッシュにも同様にロードされる。他の処 理装置によるこのキャッシュ・ラインへの更なるアクセスは共用キャッシュによ って再び処理され、上記のようにシステム全体のパフォーマンスを改良する。 それらのシステムのパフォーマンスは、その共用キャッシュのサイズを拡張す ることによって更に改良することができるが、それによって、データ・エラーの 重要性も増加するであろう。従って、本発明の目的は、マルチプロセッサ・シス テムにおける可用性を改良された共用キャッシュを提供することにある。これは 、システム・パフォーマンス及びシステム全体の可用性にとって極めて重要なこ とである。 その本発明の目的は、エラー自己回復機構によって高い可用性を与える共用キ ャッシュ・メモリの改良された設計によって解決される。これらの特徴は請求の 範囲の独立項において示される。 ストア・スルー・キャッシュでもよいこの共用キャッシュを内蔵することはシ ステムのパフォーマンスを改良するが、システムの信頼性を全く低下させるもの ではない。これは、管理装置における間欠的な障害及びキャッシュされたデータ そのものにおけるソフト・ビット障害から回復する、共用キャッシュ用の提案さ れたエラー自己回復法によって達成される。 更に、顧客のデータの喪夫はなく、しかも、エラー診断コードもエラー回復コ ードも必要ないので、システムのパフォ ーマンスは全く影響されない。 その提案されたエラー回復機構は、何らかの診断コード・サポートを持ったキ ャッシュ・ディレクトリにおけるハード・エラーから回復するように拡張可能で ある。しかし、顧客のデータの喪失はなく、パフォーマンスの低下は無視し得る ものである。 その提案されたエラー回復法のないシステムでは、それの管理装置及びキャッ シュされたデータにおけるあらゆる種類のエラーが、多岐にわたる診断及び回復 コードを必要とする壊滅的なシステム・エラーを生じさせる。しかし、その方法 によって、共用キャッシュは、ユーザにシステム問題発生を表示することなく、 及び更に重要なことには、データの如何なる喪失もなく、それの管理装置におけ る及びキャッシュされたデータにおける間欠的な障害からそれ自身で回復するこ とができる。 以下で、図面を参照して、本発明の好適な実施例を更に詳細に説明することに する。 第１図は、共用キャッシュを持った従来技術のマルチプロセッサ・システムの 概略表示である。 第２図は、本発明による共用キャッシュ編成及びデータ・フローを示すブロッ ク図である。 第３図乃至第５図は共用キャッシュによって処理されるラインフェッチ・リク エスト、共用キャッシュ・ディレクトリ におけるパリティ・エラーによるラインフェッチ・リクエスト、及び共用キャッ シュ・データにおける訂正不可能なエラーによるラインフェッチ・リクエストを 説明するタイミング図である。 Ａ．共用キャッシュの管理装置におけるエラーからの自己回復 第２図に示された共用キャッシュ・メモリは４ウェイ・アソシアティブであり 、異なるキャッシュ・ラインＡ−Ｄを表す列０−列３より成る。本発明は共用キ ャッシュの列の番号に拘束されないこと、即ち、共用キャッシュは，ｎ＝８、１ ６、等の場合のｎ−ウェイ・アソシアティブでよいことが注目される。このキャ ッシュの水平行は、それぞれ、キャッシュされたデータに対する、いわゆる合同 クラス、又はアドレス・クラスを定義する。プロセッサによって利用されるべき 読み出されたデータは、単一ビットのエラーを訂正し及び複数ビットのエラー（ データにおける訂正不可能なエラー）を検出する、その共用キャッシュ・メモリ の下にあるエラー訂正機構（ＥＣＣ）を通る。共用キャッシュは、その記憶され たデータにＬＲＵアルゴリズムを適用するセット・アソシアティブ・キャッシュ ・ディレクトリによって管理される。このアルゴリズムは、すべてのエントリが 合同クラス内で占有される場合に置換されるべき共用キャッシュ・エントリを定 義する。 各ラインのステータスは、有効ビット（Ｖ）及び多重コピー・ビット（ＭＣ） によってキャッシュ・ディレクトリに記録される。有効ビットは、それが"１"に セットされる場合、対応するキャッシュ・ラインが実際のデータ、即ち、有効な データを含むことを表す。ＭＣビットは、それが"１"にセットされる場合、対応 するキャッシュ・ラインが少なくとも２つのプロセッサの間で共用されることを 表す。変更ビットは、そのプロセッサに関連する専用キャッシュが変更されたラ インのデータ保全性を保つので実施されない。 共用キャッシュのキャッシュ・ディレクトリは、そのディレクトリの各エント リに対するパリティ・ビットを与える。そのパリティ・ビットは、合同クラスの すべてのエントリにおける各サーチ・アクセス時に正しいパリティに関して並行 して調べられる。 キャッシュ・ディレクトリがサーチされるサイクルにおいて合同クラスの任意 のエントリにおけるパリティ・エラーが検出される場合、一致が見つかったかど うかに関係なく（エラーの場合にそれに依存し得ないので）、次のようなエラー 自己回復機構が呼び出される。 １．共用キャッシュはエラー事象をエラー・ステータス・レジスタに記録する。 ２．アクセスされた合同クラスのキャッシュ・ディレクトリにおけるすべてのエ ントリが、Ｖビットを"０"にリセットすることによって及びパリティ・ビットを 正しい値に セットすることによって無効にされる。 ３．リクエストしたプロセッサによってメイン・メモリに配送されるデータに対 するリクエストは取り消されない。従って、メイン・メモリはリクエストされた データを供給するであろう。 ４．メイン・メモリによって供給されたデータは、共用キャッシュに及びそのプ ロセッサの専用キャッシュにロードされる。 ５．リクエストされたデータがプロセッサ及び共用キャッシュによって受領され た後、両方とも有効ビットを"１"にセットすることによってそれらのキャッシュ ・ディレクトリにおけるこのラインを有効にする。 ６．他のプロセッサによるこのデータへの更なるアクセスは、或種の間欠的障害 によってパリティ・エラーが生じた場合、共用キャッシュによって処理されるで あろう。 サーチされた合同クラスのＬＲＵビットにおいてパリティ・エラーが見つかっ た場合、或いは複数の列に影響する障害によって生じた一致を複数の合同クラス が表す場合、同じ機構が適応する。 管理装置のキャッシュ・ディレクトリにおけるハード障害を回避するために、 エラー・ステータス情報はそのエラーのライン・アドレス及び合同クラスを含ま なければならない。この情報は、診断コードによって周期的に、例えば、リクエ ストしたプロセッサがアイドリング状態にある時に読み出さ れなければならない。同じライン・アドレスでもって又は同じ合同クラスにおい て頻繁にエラーが見つかる場合、この情報はその一致するキャッシュ・ディレク トリ・エントリを取り除くために使用可能である。これにより、個別のアレイに おけるキャッシュ・ディレクトリ・エントリ毎に削除ビットが必要である。削除 ビットがセットされる場合、一致するキャッシュ・ディレクトリ・エントリが無 効にされ、それ以上使用されないであろう。 従って、提案された方法の場合、キャッシュ・ディレクトリにおける間欠的な エラーは如何なる診断コードもなしに回復可能である。それは、如何なるデータ の喪失もなしに及びパフォーマンスへの影響もなしに動作し続けるので、システ ムの可用性及び信頼性を改善する。キャッシュ・ディレクトリにおけるハード・ エラーは、削除ビットによってキャッシュ・ライン毎に回避可能であり、そのよ うなラインを無効にさせる。 Ｂ．共用キャッシュのデータ・ビットにおけるエラーからの自己回復 大型キャッシュの問題の１つは、例えば、宇宙線によるソフト・ビット障害で ある。そのようなエラー状態から回復するために、従来技術の共用キャッシュ・ メモリは、シングル・ビット・エラー訂正及びダブル・ヒットエラー検出（訂正 不可能なエラー）法を実施する。シングル・ビット・エラーの訂正はシステムに 影響を与えないけれども、ダブル・ビッ ト・エラーは強力な診断コードのサポートを必要とし、それによって、システム ・パフォーマンス及び可用性に影響を与える。 その提案された自己回復法は、ダブル・ビット・エラーの場合でもこの欠点を 回避する。 １．共用キャッシュはエラー事象をエラー・ステータス・レジスタに記録する。 ２．エラーのラインは、キャッシュ・ディレクトリにおける対応するＶビットを "０"にセットすることによって無効にされる。 ３．共用キャッシュは、リクエストされたデータが供給され得ないことを、リク エストしたプロセッサに知らせる。 ４．そのプロセッサはデータに対するリクエストを再び発生する。 ５．共用キャッシュはそれのＶビットをオフにされているので、そのリクエスト はメイン・メモリによって処理される。 ６．メイン・メモリによって与えられたデータは、共用キャッシュに、及びその プロセッサの専用第２レベル・キャッシュにロードされる。 ７．そのリクエストされたデータがプロセッサ及び共用キャッシュによって受領 された後、その両方とも、対応するＶビットを"１"にセットすることによって、 それらのキャッシュ・ディレクトリにおけるこのラインを有効にす る。 ８．訂正不可能なエラーが間欠的な問題によって生じた場合、共用キャッシュに おけるこの再ロードされたデータへの他のプロセッサによる更なるアクセスが失 敗することはないであろう。 この自己回復機構は、共用キャッシュにおける訂正不可能なビット障害から回 復するために診断コードが実行される必要がないので、システム・パフォーマン スを低下させない。更に、訂正不可能なエラーからのこのエラー回復は、非常に 信頼性のあるシステムを得るためのキーである如何なる顧客のデータの喪失もな しに働く。 第３図には、本発明による共用キャッシュによって処理されるラインフェッチ ・リクエストがタイミング図によって示される。第１サイクルでは、システム・ バスを介して共用キャッシュに接続された処理装置の１つが１つのラインに対す るリクエストを配送し、このリクエストを共用キャッシュ及びメイン・メモリに 送る。これにより、このラインは共用キャッシュにおいて既に使用可能であると 仮定され、従って、共用キャッシュ・ディレクトリにおいて遂行されるサーチは 一致を生じる。従って、ラインフェッチ・リクエストは共用キャッシュによって 処理可能であり、同じサイクルで、そのリクエストされたデータの第１ブロック がシステム・バス上に与えられる。次に続くサイクルにおいて、データに対する メモリ・リクエストは、共用キャッシュ・ディレクトリにお けるその一致のために取り消される（第３図の"＊"参照）。 第４図には、共用キャッシュ・ディレクトリ又はＬＲＵロジックにおけるパリ ティ・エラーの場合のラインフェッチが生じるもう１つの例によって、共用キャ ッシュの機能が示される。第１サイクルにおいて、ラインフェッチ・リクエスト が共用キャッシュ及びメイン・メモリに送られる。リクエストされたラインはキ ャッシュ・ディレクトリにおいて見つかるが、パリティ・チェックがそのアドレ スされた合同クラスにおいて検出される。従って、次のサイクルにおいて、デー タに対するメモリ・リクエストは、共用キャッシュ・ディレクトリ又はＬＲＵに おけるパリティ・チェックのためには取り消されない（第４図における"＊"及び 破線参照）。取消の代わりに、同じサイクルにおいて、そのアドレスされた合同 クラスにおけるすべてのキャッシュ・ディレクトリ・エントリがその対応する有 効ビットを"０"にセットすることによって無効にされる。数サイクルの後、メイ ン・メモリは、処理装置によるラインフェッチ・リクエストを処理する（第４図 の"＊＊"参照）。この場合、データ・ブロック０−Ｎが共用キャッシュ及びリク エストした処理装置と関連の専用キャッシュに並行してロードされる。最後のデ ータ・ブロックＮが共用キャッシュに転送されたサイクルにおいて、このライン は、共用キャッシュ・ディレクトリの対応するエントリにおける有効ビットを" １"にセットすることによって共用キャッシュにおいて有効にされる。 もう１つの例として、共用キャッシュ・データにおける訂正不可能なエラーに よるラインフェッチ・リクエストが第５図に示される。データ転送は、第３図に 従って開始されたものと仮定する。データ・ブロック１−Ｎの１つ、例えば、デ ータ・ブロック２に対して、訂正不可能なエラーが検出され、それが処理装置に 信号される（第５図の"＊"参照）。共用キャッシュはそれのディレクトリにおけ る対応する有効ビットを"０"にリセットする（無効にする）。 「ＰＵへの訂正不可能なエラー」信号によって表されたその訂正不可能なエラ ーのために、プロセッサは、再びデータに対するそれのラインフェッチ・リクエ ストを再発生する。それは、共用キャッシュが前にそのデータのコピーを無効に したので、メイン・メモリによっては処理されない（第５図の"＊＊"参照）。共 用キャッシュは、無効にするために「ディレクトリにおけるミス」を検出する。 メイン・メモリはプロセッサのラインフェッチ・リクエストを処理する（第５ 図の"＊＊＊"参照）データ・ブロック０・・・Ｎがメイン・メモリからそのリク エストしたプロセッサに転送される時、共用キャッシュは並行してロードされる 。最後のデータ・ブロックＮが受領される時、共用キャッシュは、対応する有効 ビットを"１"にセットすることによってそのデータのコピーを有効にする。 この方法によって、障害が宇宙線のような間欠的な問題に よって生じた場合、そのデータのコピーをリフレッシュし、再生不可能なエラー を除去する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィレ、ウド ドイツ国ホルツゲルリンゲン、ヴェンゲル トステイク 47 (72)発明者 レップラ、ベルン ドイツ国エーニンゲン、ケーニングシュト ラーセ 93

Claims (1)

1. 【特許請求の範囲】 １．少なくとも２つの処理装置を有するマルチプロセッサ・システムにおいて、 前記処理装置によって利用されるべき合同クラスとして情報を記憶するための高 可用性の共用キャッシュにして、 前記マルチプロセッサ・システムは、 各処理装置と関連付けられ、該処理装置によって利用されるべき情報を記憶す るためのキャッシュ手段と、 アービトレーション手段によって管理され、前記処理装置によって利用される べき情報を記憶するためのメイン・メモリ手段と、 前記処理装置、前記共用キャッシュ、及び前記メイン・メモリ手段の間で情報 を転送するためのバス手段と、 前記共用キャッシュに記憶されたすべての情報のエントリ、前記共用キャッシ ュに記憶された情報のステータスに対する有効ビット、及び前記共用キャッシュ におけるエラーを表すためのパリティ・ビットを含み、前記共用キャッシュを管 理するための共用キャッシュ・ディレクトリ手段と、 前記共用キャッシュによって与えられるエラー事象を記録するためのエラー・ ステータス・レジスタ手段と、 を含み、 情報に対するリクエストが前記共用キャッシュ及び前記メイン・メモリ手段に 並行して送られ、前記エラー・ステータ ス・レジスタ手段が前記共用キャッシュ・ディレクトリ手段における合同クラス の何れかのエントリのエラーを表す場合、前記有効ビットを"０"にリセットする ことによって及び前記パリティ・ビットを正しい値にセットすることによって前 記共用キャッシュ・ディレクトリ手段におけるアクセスされた合同クラスのエン トリをすべて無効にすることにより前記共用キャッシュの自己回復が達成される こと、及び 前記メイン・メモリ手段に対する情報のリクエストは取り消されないこと を特徴とする共用キャッシュ。 ２．各処理装置と関連付けられた前記キャッシュ手段は有効ビット、多重コピー ・ビット、及び変更ビットを与え、前記共用キャッシュ・ディレクトリ手段はそ こに記憶された情報のステータスに対して多重コピー・ビットを与えることを特 徴とする請求の範囲第１項に記載の共用キャッシュ。 ３．前記メイン・メモリ手段によって与えられた情報は前記共用キャッシュと前 記処理装置と関連付けられたキャッシュ手段とに並行してロードされることを特 徴とする請求の範囲第１項及び第２項の１つに記載の共用キャッシュ。 ４．前記リクエストされた情報が前記リクエストした処理装置及び前記共用キャ ッシュによって受領された後、その両方が有効ビットを"１"にセットすることに よってそれらのキャッシュ・ディレクトリにおける対応するエントリを有効にす ることを特徴とする請求の範囲第３項に記載の共用キャッシ ュ。 ５．エラーが表示された複数の合同クラスに対して、対応する有効ビットが"０" にセットされることを特徴とする請求の範囲第１項乃至第４項の１つに記載の共 用キャッシュ。 ６．エラーのエントリが頻繁に見つかる場合、共用キャッシュ・ディレクトリ手 段の対応するエントリが削除ビットをセットすることによって取り消されること を特徴とする請求の範囲第１項乃至第５項の１つに記載の共用キャッシュ。 ７．少なくとも２つの処理装置を有するマルチプロセッサ・システムにおいて、 前記処理装置によって利用されるべき情報を合同クラスとして記憶するための高 可用性の共用キャッシュにして、 前記マルチプロセッサ・システムは 各処理装置と関連付けられ、該処理装置によって利用されるべき情報を記憶す るためのキャッシュ手段と、 アービトレーション手段によって管理され、前記処理装置によって利用される べき情報を記憶するためのメイン・メモリ手段と、 前記処理装置、前記共用キャッシュ、及び前記メイン・メモリ手段の間で情報 を転送するためのバス手段と、 前記共用キャッシュに記憶されたすべての情報のエントリ、前記共用キャッシ ュに記憶された情報のステータスに対する有効ビット、及び前記共用キャッシュ におけるエラーを表すためのパリティ・ビットを含み、前記共用キャッシュを管 理 するための共用キャッシュ・ディレクトリ手段と、 前記共用キャッシュによって与えられるエラー事象を記録するためのエラー・ ステータス・レジスタ手段と、 を含み、 情報に対するリクエストが前記共用キャッシュ及び前記メイン・メモリ手段に 並行して送られ、前記エラー修正ビットによって表された前記共用キャッシュそ のものにおける複数のビット障害の場合、前記共用キャッシュの自己回復が前記 有効ビットを"０"にリセットすることによって及び前記情報を与えることができ ないことをリクエストした処理装置に知らせることによって前記共用キャッシュ ・ディレクトリ手段における対応する合同クラスの一致エントリを無効にするこ とにより達成され、それによって、前記処理装置は再び情報に対するリクエスト を発生すること及び前記リクエストは前記メイン・メモリ手段によって処理され ること、 を特徴とする共用キャッシュ。 ８．各処理装置と関連付けられた前記キャッシュ手段は有効ビット、多重コピー ・ヒット、及び変更ビットを与え、前記共用キャッシュ・ディレクトリ手段はそ こに記憶された情報のステータスに対する多重コピー・ビットを与えることを特 徴とする請求の範囲第７項に記載の共用キャッシュ。 ９．前記メイン・メモリ手段によって与えられた情報は前記共用キャッシュと前 記処理装置と関連付けられたキャッシュ手段とに並行してロードされることを特 徴とする請求の範囲 第７項及び第８項の１つに記載の共用キャッシュ。 １０．前記リクエストされた情報が前記リクエストした処理装置及び前記共用キ ャッシュによって受領された後、その両方が有効ビットを"１"にセットすること によってそれらのキャッシュ・ディレクトリにおける対応するエントリを有効に することを特徴とする請求の範囲第７項乃至第９項の１つに記載の共用キャッシ ュ。 １１．エラー自己回復機構を有し、請求の範囲第１項乃至第１０項の１つに記載 されたエラー自己回復機構を有する高可用性の共用キャッシュ・メモリを含むマ ルチプロセッサ・コンピュータ・システム。