JPS63226751A - キヤツシユメモリのバスエラ−制御方式 - Google Patents
キヤツシユメモリのバスエラ−制御方式Info
- Publication number
- JPS63226751A JPS63226751A JP62060207A JP6020787A JPS63226751A JP S63226751 A JPS63226751 A JP S63226751A JP 62060207 A JP62060207 A JP 62060207A JP 6020787 A JP6020787 A JP 6020787A JP S63226751 A JPS63226751 A JP S63226751A
- Authority
- JP
- Japan
- Prior art keywords
- error
- processor
- data
- error information
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 206010000210 abortion Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は電子計算機におけるキャッシュメモリに関し、
特に、主記憶をアクセスした場合のバスエラー制御方式
に関するものである。
特に、主記憶をアクセスした場合のバスエラー制御方式
に関するものである。
プロセッサと主記憶との間に小容量の高速なバッファメ
モリを設置することにより実効的な主記憶のアクセス時
間を高速化することは、コンピユーテイングサーベイ
（Ｃｏｍｐｕｔｉｎｇ ５ｕｒｖｅｙ） １４巻３号
、１９８２年、４７３〜５３０頁に詳しく述べられてい
るように、一般によく知られている。
モリを設置することにより実効的な主記憶のアクセス時
間を高速化することは、コンピユーテイングサーベイ
（Ｃｏｍｐｕｔｉｎｇ ５ｕｒｖｅｙ） １４巻３号
、１９８２年、４７３〜５３０頁に詳しく述べられてい
るように、一般によく知られている。
この手法は通常キャッシュメモリと呼ばれ、広（計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主記憶へのアクセスに際し、アクセスの行なわれ
たワードを含む一定サイズの連続した記憶位置（通常こ
れをブロックと呼ぶ）の内容を主記憶からキャッシュメ
モリに取り込むことにより、メモリアクセスの大部分は
高速なキャッシュメモリへのアクセスで済み、低速な主
記憶へのアクセスを不要とすることができる。
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主記憶へのアクセスに際し、アクセスの行なわれ
たワードを含む一定サイズの連続した記憶位置（通常こ
れをブロックと呼ぶ）の内容を主記憶からキャッシュメ
モリに取り込むことにより、メモリアクセスの大部分は
高速なキャッシュメモリへのアクセスで済み、低速な主
記憶へのアクセスを不要とすることができる。
一方、計算機システムにおける主記憶アクセスに対して
は、通常、信鎖性向上のため、システムバスに対するパ
リティチェック機能や主記憶に対するパリティやＥＣＣ
によるデータチェ・ツク機能を有しており、もしこれら
のチェック機能により不具合が検出された場合にはエラ
ー信号としてプロセッサに通知されるようになっている
。プロセッサは、エラー信号の通知により、主記憶アク
セスの再試行やジョブのアボートを行なう。
は、通常、信鎖性向上のため、システムバスに対するパ
リティチェック機能や主記憶に対するパリティやＥＣＣ
によるデータチェ・ツク機能を有しており、もしこれら
のチェック機能により不具合が検出された場合にはエラ
ー信号としてプロセッサに通知されるようになっている
。プロセッサは、エラー信号の通知により、主記憶アク
セスの再試行やジョブのアボートを行なう。
従来の方式においては、主記憶をアクセスしてブロック
の内容をキャッシュメモリに取り込む場合、ブロック内
のすべてのデータに対して上述のエラー信号を検出し、
プロセッサに通知していた。
の内容をキャッシュメモリに取り込む場合、ブロック内
のすべてのデータに対して上述のエラー信号を検出し、
プロセッサに通知していた。
この方式は、主記憶側の異常検出という意味では妥当な
ものであるが、ブロック内のデータ中にはプロセッサが
使用しないデータも含まれる可能性があり、ジョブの実
行を連続させるという意味では、余分なエラー処理を行
なってしまうという欠点があった。
ものであるが、ブロック内のデータ中にはプロセッサが
使用しないデータも含まれる可能性があり、ジョブの実
行を連続させるという意味では、余分なエラー処理を行
なってしまうという欠点があった。
このような欠点を除去するために本発明によるキャッシ
ュメモリのバスエラー制御方式は、プロセッサと主記憶
との間に小容量の高速バッファメモリを設置することに
より実効的な主記憶のアクセス時間を高速化するキャッ
シュメモリのバスエラー制御方式において、主記憶から
キャッシュメモリへのブロック転送時に発生したエラー
情報を検出する検出手段および検出されたエラー情報を
保持する保持手段と、プロセッサによりアクセスされた
データであるプロセッサアクセスデータのブロック転送
における転送位置の判別手段とを備え、検出手段により
検出されたエラー情報がプロセッサアクセスデータに対
するエラー情報であるかを判別手段により判別し、プロ
セッサアクセスデータに対するエラー情報である場合に
のみ保持手段に保持すると共に、プロセッサアクセスデ
ータに対するエラー情報をプロセッサに対して通知する
ようにしたものである。
ュメモリのバスエラー制御方式は、プロセッサと主記憶
との間に小容量の高速バッファメモリを設置することに
より実効的な主記憶のアクセス時間を高速化するキャッ
シュメモリのバスエラー制御方式において、主記憶から
キャッシュメモリへのブロック転送時に発生したエラー
情報を検出する検出手段および検出されたエラー情報を
保持する保持手段と、プロセッサによりアクセスされた
データであるプロセッサアクセスデータのブロック転送
における転送位置の判別手段とを備え、検出手段により
検出されたエラー情報がプロセッサアクセスデータに対
するエラー情報であるかを判別手段により判別し、プロ
セッサアクセスデータに対するエラー情報である場合に
のみ保持手段に保持すると共に、プロセッサアクセスデ
ータに対するエラー情報をプロセッサに対して通知する
ようにしたものである。
本発明によるキャッシュメモリのバスエラー制御方式に
おいては、プロセッサは不必要なエラー処理を行なわな
い。
おいては、プロセッサは不必要なエラー処理を行なわな
い。
第１図は、本発明に係わるキャッシュメモリのバスエラ
ー制御方式の一実施例が適用されたキャッシュメモリを
示す系統図である。第１図において、１はディレクトリ
、２はデータメモリ、３はアドレスレジスタ、４は入出
カバソファ、５は入力レジスタ、６はバイパスレジスタ
、７はマルチプレクサ、８はエラー情報を検出する検出
手段としてのバスエラーレジスタ、９はタイミング信号
ａを出力する判別手段としてのタイミング制御部、１０
はパスエラーレジスタ８で検出されたエラー情報を保持
する保持手段としてのエラーレジスタ、１１はプロセッ
サに接続されるＡバスを接続するためのｉ子、１２は主
記憶に接続されるＡＤババス接続す・るための端子、１
３はプロセッサに接続されるＤバスを接続するための端
子、１４はバスエラー信号すが入力される端子、１５は
クロ・ツク信号Ｃが入力される端子、１６はエラー情報
としてのエラー信号ｄが出力される端子である。
ー制御方式の一実施例が適用されたキャッシュメモリを
示す系統図である。第１図において、１はディレクトリ
、２はデータメモリ、３はアドレスレジスタ、４は入出
カバソファ、５は入力レジスタ、６はバイパスレジスタ
、７はマルチプレクサ、８はエラー情報を検出する検出
手段としてのバスエラーレジスタ、９はタイミング信号
ａを出力する判別手段としてのタイミング制御部、１０
はパスエラーレジスタ８で検出されたエラー情報を保持
する保持手段としてのエラーレジスタ、１１はプロセッ
サに接続されるＡバスを接続するためのｉ子、１２は主
記憶に接続されるＡＤババス接続す・るための端子、１
３はプロセッサに接続されるＤバスを接続するための端
子、１４はバスエラー信号すが入力される端子、１５は
クロ・ツク信号Ｃが入力される端子、１６はエラー情報
としてのエラー信号ｄが出力される端子である。
本実施例では、主記憶アクセス時のアドレスとデータは
同一バスを時分割で使用している。また、主記憶アクセ
ス時のデータ読込み順序は、プロセッサがアクセスした
データを最初に読み込み、その後、残りのデータを読み
込む制御方式を用いている。プロセッサからキャッシュ
メモリに対してアクセスが開始されると、アドレス情報
は端子１１に接続されたＡバスに印加され、アドレスレ
ジスタ３にラッチされる。このアドレス情報によりディ
レクトリ１が参照され、キャッシュメモリ内にデータが
存在することが判明すると、データメモリ２のデータが
マルチプレクサ７を経由してＤバス１３に出力される。
同一バスを時分割で使用している。また、主記憶アクセ
ス時のデータ読込み順序は、プロセッサがアクセスした
データを最初に読み込み、その後、残りのデータを読み
込む制御方式を用いている。プロセッサからキャッシュ
メモリに対してアクセスが開始されると、アドレス情報
は端子１１に接続されたＡバスに印加され、アドレスレ
ジスタ３にラッチされる。このアドレス情報によりディ
レクトリ１が参照され、キャッシュメモリ内にデータが
存在することが判明すると、データメモリ２のデータが
マルチプレクサ７を経由してＤバス１３に出力される。
ディレクトリ１の参照によりキャッシュメモリ内にデー
タが存在しないことが判明すると、キャッシュメモリは
主記憶をアクセスし、ブロックの読込みを行なう。
タが存在しないことが判明すると、キャッシュメモリは
主記憶をアクセスし、ブロックの読込みを行なう。
第２図は主記憶アクセス時のタイムチャートであり、以
下、第１図、第２図を参照しながら、主記憶アクセス時
の動作を説明する。
下、第１図、第２図を参照しながら、主記憶アクセス時
の動作を説明する。
主記憶アクセスでは、まず、第２図（ａ）に示すＳ１ス
テートでＡＤババス端子１２に接続）にアドレス情報が
出力される。次の３２Ｗステートはウェイトステートで
あり、主記憶のデータ出力がまだ準備できていない場合
に挿入される。Ｍ＜ｓ２０〜Ｓ２３ステートはデータ読
取りのためのステートであり、主記憶からの読取りデー
タ（第２図（ｂ）参照）はクロックＣ（端子１５に人力
、第２図（ａ）参照）をラッチタイミングとして入力レ
ジスタ５に順次ラッチされる（第２図（ｄ）参照）。
テートでＡＤババス端子１２に接続）にアドレス情報が
出力される。次の３２Ｗステートはウェイトステートで
あり、主記憶のデータ出力がまだ準備できていない場合
に挿入される。Ｍ＜ｓ２０〜Ｓ２３ステートはデータ読
取りのためのステートであり、主記憶からの読取りデー
タ（第２図（ｂ）参照）はクロックＣ（端子１５に人力
、第２図（ａ）参照）をラッチタイミングとして入力レ
ジスタ５に順次ラッチされる（第２図（ｄ）参照）。
本実施例では、１ブロツクは４ワードで構成されており
、主記憶アクセスは４ワードのデータをラッチすると終
了する。また、前述したように、プロセッサがアクセス
したデータはＤｏ（第２図（ｂｌ、 （ｄ）参照）であ
り、Ｄ１〜Ｄ３は１ブロツク内の残りのデータである。
、主記憶アクセスは４ワードのデータをラッチすると終
了する。また、前述したように、プロセッサがアクセス
したデータはＤｏ（第２図（ｂｌ、 （ｄ）参照）であ
り、Ｄ１〜Ｄ３は１ブロツク内の残りのデータである。
入力レジスタ５の内容はデータメモリ２に入力され、デ
ータメモリ２を更新する一方、バイパスレジスタ６に入
力される（第２図（ｆ））。バイパスレジスタ６に入力
されるタイミング信号ａ （第２図（ｅ）参照）は、プ
ロセッサによりアクセスされたデータの転送位置判別手
段に相当するタイミング制御部９で生成された信号であ
り、第２図（ｅ）に示すように、最初の読取りデータＤ
ｏに対してのみ出力される。バイパスレジスタ６にラッ
チされたデータＤＯ（第２図（ｆ）参照）は、マルチプ
レクサ７を経由してＤバス（端子１３に接続、第２図（
ｉ）参照）に出力される。
ータメモリ２を更新する一方、バイパスレジスタ６に入
力される（第２図（ｆ））。バイパスレジスタ６に入力
されるタイミング信号ａ （第２図（ｅ）参照）は、プ
ロセッサによりアクセスされたデータの転送位置判別手
段に相当するタイミング制御部９で生成された信号であ
り、第２図（ｅ）に示すように、最初の読取りデータＤ
ｏに対してのみ出力される。バイパスレジスタ６にラッ
チされたデータＤＯ（第２図（ｆ）参照）は、マルチプ
レクサ７を経由してＤバス（端子１３に接続、第２図（
ｉ）参照）に出力される。
主記憶アクセス中のバスエラー信号ｂ（第２図（Ｃ）参
照）は、エラー情報の検出手段に相当するバスエラーレ
ジスタ８にラッチされ（第２図（ｇ）参照）次の主記憶
アクセスまで保持されている。パスエラーレジスタ８の
出力信号は、エラー情報の保持手段に相当するエラーレ
ジスタ１０に入力される（第２図（ｈｌ参照）。エラー
レジスタ１０に入力されるタイミング信号ａは、前述し
たように、最初の読取りデータＤｏに対してのみ出力さ
れる。従って、エラーレジスタ１０はデータＤｏに対す
るエラー情報のみをラッチし、データＤ１〜Ｄ３に対す
るエラー情報をラッチしない。エラーレジスタＩＯの出
力信号はエラー信号ｄとしてプロセッサに通知される（
第２図（ｊ））。
照）は、エラー情報の検出手段に相当するバスエラーレ
ジスタ８にラッチされ（第２図（ｇ）参照）次の主記憶
アクセスまで保持されている。パスエラーレジスタ８の
出力信号は、エラー情報の保持手段に相当するエラーレ
ジスタ１０に入力される（第２図（ｈｌ参照）。エラー
レジスタ１０に入力されるタイミング信号ａは、前述し
たように、最初の読取りデータＤｏに対してのみ出力さ
れる。従って、エラーレジスタ１０はデータＤｏに対す
るエラー情報のみをラッチし、データＤ１〜Ｄ３に対す
るエラー情報をラッチしない。エラーレジスタＩＯの出
力信号はエラー信号ｄとしてプロセッサに通知される（
第２図（ｊ））。
なお、本実施例においては、説明上不要と思われる書込
み動作に必要なデータバスは省略されている。また、当
然のことながら、エラーが発生したブロックはキャッシ
ュメモリのディレクトリ１に登録されず、プロセッサが
再びこのブロック中のデータをアクセスした場合にはミ
スヒツトになり、主記憶へのアクセスが行なわれる。
み動作に必要なデータバスは省略されている。また、当
然のことながら、エラーが発生したブロックはキャッシ
ュメモリのディレクトリ１に登録されず、プロセッサが
再びこのブロック中のデータをアクセスした場合にはミ
スヒツトになり、主記憶へのアクセスが行なわれる。
以上説明したように本発明は、キャッシュメモリ・主記
憶間のデータ転送において、プロセッサがアクセスした
データに対するエラー情報のみプロセッサに通知するこ
とにより、プロセッサに対し不必要なエラー処理を行な
わせないという効果がある。
憶間のデータ転送において、プロセッサがアクセスした
データに対するエラー情報のみプロセッサに通知するこ
とにより、プロセッサに対し不必要なエラー処理を行な
わせないという効果がある。
第１図は本発明に係わるキャッシュメモリのバスエラー
制御方式の一実施例が適用されたキャッシュメモリを示
す系統図、第２図は第１図のキャッシュメモリの動作を
示すタイムチャートである。 １・・・ディレクトリ、２・・・データメモリ、３・・
・アドレスレジスタ、４・・・入出カバソファ、５・・
・入力レジスタ、６・・・バイパスレジスタ、７・・・
マルチプレクサ、８・・・パスエラーレジスタ、９・・
・タイミング制御部、１０・・・エラーレジスタ、１１
〜１６・・・端子。
制御方式の一実施例が適用されたキャッシュメモリを示
す系統図、第２図は第１図のキャッシュメモリの動作を
示すタイムチャートである。 １・・・ディレクトリ、２・・・データメモリ、３・・
・アドレスレジスタ、４・・・入出カバソファ、５・・
・入力レジスタ、６・・・バイパスレジスタ、７・・・
マルチプレクサ、８・・・パスエラーレジスタ、９・・
・タイミング制御部、１０・・・エラーレジスタ、１１
〜１６・・・端子。
Claims (1)
- プロセッサと主記憶との間に小容量の高速バッファメモ
リを設置することにより実効的な主記憶のアクセス時間
を高速化するキャッシュメモリのバスエラー制御方式に
おいて、前記主記憶からキャッシュメモリへのブロック
転送時に発生したエラー情報を検出する検出手段および
前記検出されたエラー情報を保持する保持手段と、前記
プロセッサによりアクセスされたデータであるプロセッ
サアクセスデータのブロック転送における転送位置の判
別手段とを備え、前記検出手段により検出されたエラー
情報が前記プロセッサアクセスデータに対するエラー情
報であるかを前記判別手段により判別し、前記プロセッ
サアクセスデータに対するエラー情報である場合にのみ
前記保持手段に保持すると共に、前記プロセッサアクセ
スデータに対するエラー情報を前記プロセッサに対して
通知することを特徴とするキャッシュメモリのバスエラ
ー制御方式。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060207A JPS63226751A (ja) | 1987-03-17 | 1987-03-17 | キヤツシユメモリのバスエラ−制御方式 |
| CA000559045A CA1299767C (en) | 1987-02-18 | 1988-02-16 | Cache memory control system |
| AU11791/88A AU602952B2 (en) | 1987-02-18 | 1988-02-17 | Cache memory control system |
| DE3855893T DE3855893T2 (de) | 1987-02-18 | 1988-02-17 | Cachespeichersteuerungsanordnung |
| EP95102266A EP0655689A3 (en) | 1987-02-18 | 1988-02-17 | Cache control system. |
| EP88102288A EP0279421B1 (en) | 1987-02-18 | 1988-02-17 | Cache memory control system |
| SG1996001717A SG45227A1 (en) | 1987-02-18 | 1988-02-17 | Cache memory control system |
| AU58608/90A AU617948B2 (en) | 1987-02-18 | 1990-07-02 | Cache memory control system |
| CA000616197A CA1313422C (en) | 1987-02-18 | 1991-10-15 | Cache memory control system |
| HK98101188A HK1002241A1 (en) | 1987-02-18 | 1998-02-16 | Cache memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060207A JPS63226751A (ja) | 1987-03-17 | 1987-03-17 | キヤツシユメモリのバスエラ−制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226751A true JPS63226751A (ja) | 1988-09-21 |
Family
ID=13135470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060207A Pending JPS63226751A (ja) | 1987-02-18 | 1987-03-17 | キヤツシユメモリのバスエラ−制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226751A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562579A (en) * | 1978-10-31 | 1980-05-12 | Fujitsu Ltd | Control system of buffer memory unit |
-
1987
- 1987-03-17 JP JP62060207A patent/JPS63226751A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562579A (en) * | 1978-10-31 | 1980-05-12 | Fujitsu Ltd | Control system of buffer memory unit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| KR100204741B1 (ko) | 제1및 제2캐시 메모리 사용방법 | |
| US5435001A (en) | Method of state determination in lock-stepped processors | |
| US3800294A (en) | System for improving the reliability of systems using dirty memories | |
| JPH0581935B2 (ja) | ||
| JPH07271403A (ja) | 非運用系メモリ更新方式 | |
| JPS6324428A (ja) | キヤツシユメモリ | |
| US5287483A (en) | Prefetched operand storing system for an information processor | |
| JPS63226751A (ja) | キヤツシユメモリのバスエラ−制御方式 | |
| GB2037466A (en) | Computer with cache memory | |
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| JPS603769A (ja) | エラ−回復方法 | |
| JPH0690683B2 (ja) | マルチプロセッサシステムの障害処理方式 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPH04115339A (ja) | メモリエラー処理システム | |
| JPH0567975B2 (ja) | ||
| AU706450B2 (en) | A processor interface circuit | |
| JP3074897B2 (ja) | メモリ回路 | |
| JPH0548498B2 (ja) | ||
| JPWO2004051492A1 (ja) | 同一の入力値を圧縮する記憶装置 | |
| JPS6332642A (ja) | 情報処理装置 | |
| JPH053612B2 (ja) | ||
| JPS60225941A (ja) | マイクロプログラム制御装置 | |
| JPS60118932A (ja) | 命令再先取り制御方式 | |
| JPH04125747A (ja) | キャッシュメモリ制御装置 |