JPH04115339A - メモリエラー処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリエラー処理システムに関し、特に緩衝記
憶装置の読出しデータのエラー処理方式％式％ 従来、緩衝記憶装置からの読出しデータにエラーが発生
したとき、そのエラー発生原因となる障害がソフトエラ
ーである確率が高いことから、緩衝記憶装置をクリアし
てリトライを行う方法が採用されている。他の方法とし
ては、例えば緩衝記憶装置のコンパートメントが複数あ
る場合には、１部のコンパートメントを切離してリトラ
イ処理、を行う方法もある。

上述した従来の緩衝記憶装置のメモリエラー処理方式で
は、エラーがあるとそのままリトライするか、一部のコ
ンパートメントを切離してリトライ処理を行うようにな
っている。したがって、そのままリトライすると固定障
害の場合でも、コンハートメントが複数あるときには、
リトライが成功して後、少し時間がたってからエラーに
なっているコンパートメントが使われた時に、再度エラ
ーが発生することがある。この時は、必ずしもリトライ
可能状態とはならないため、ジョブアボートしたり、シ
ステムクラッシュが発生する欠点がある。

また、一部のコンパートメントをハードウェア的に切離
してしまうと、確率の高いソフトエラーでも性能低下が
生ずるという欠点がある。

発明の目的 本発明の目的は、ソフト（間欠）エラーか固定障害かの
チェックを可能として、開度の高いソフトエラー時には
性能低下を引起さず、固定障害時にはジョブアボートや
クラッシュを生ずる可能性をなくすことができるメモリ
エラー処理システムを提供することである。

発明の構成 本発明によれば、主記憶装置から読出したデータを一時
格納する緩衝記憶装置のメモリエラー処理システムであ
って、前記緩衝記憶装置からの読出しデータのエラーを
チェックするエラー検出手段と、このエラー検出手段に
よりエラーが検出されたときのアドレスを保持するエラ
ーアドレスレジスタと、前記エラー検出時の読出しデー
タを保持するエラーデータレジスタと、前記エラーアド
レスレジスタの保持アドレスにより前記主記憶装置から
データフェッチするデータフェッチ手段と、このフェッ
チされたデータを前記緩衝記憶装置の対応アドレスへ格
納する書込み手段と、この書込み後の該当データを前記
緩衝記憶装置がら読出して前記エラーデータレジスタの
格納データと比較する比較手段とを含むことを特徴とす
るメモリエラー処理システムが得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を適用した緩衝記憶装置のブ
ロック図である。データ記憶アレイ１−１〜１−４は４
つのコンパートメントＤ＾０〜Ｄ＾３から構成されてい
る。アドレス記憶アレイ２−１〜２−４はコンパートメ
ントＤ＾０〜ＤＡ３に夫々対応して４つのアドレスアレ
イ八ＡＯ〜ＡＡ３から構成されている。

比較回路３−１〜３−４は夫々アドレスアレイ八＾０〜
ＡＡ３の出力をアドレスレジスタ１０の出力の１部分と
比較する回路である。

エンコーダ４は比較回路８−１〜３−４の出力を受けて
コンパートメントＤＡＯ〜ＤＡ３のどの出力を選択する
かをセレクタ５へ指示するための信号を生成する回路で
ある。

リードデータレジスタ６はセレクタ５の出力を受けて要
求元にデータを送るためのレジスタである。エラーデー
タレジスタ７はリードデータレジスタ６の出力を受け、
このレジスタ６にエラーがあるときデータをホールドす
るためのレジスタである。パリティチェック回路８はリ
ードデータレジスタ６のデータをチェックし、エラーが
あるとエラー表示Ｆ／Ｆ　９を点灯させる。

アドレスレジスタ１０はアドレス変換部１３から出力さ
れる絶対アドレスを保持するレジスタである。エラーア
ドレスレジスタ１１はアドレスレジスタ１０の出力をＩ
Ｔ（マシンサイクル）期間保持するレジスタである。エ
ラーアドレスレジスタ１２はエラー表示Ｐ／Ｆ　９が点
灯した時にエラーアドレスを保持するレジスタである。

データ書込み制御部１４はコンパートメントＤ＾０〜３
に主記憶装置５０からフェッチしたデータを記憶する制
御を行う回路である。アドレス変換部１３は論理アドレ
スを絶対アドレスに変換する回路である。レジスタ１５
はエンコーダ４のエンコードデータ（どのコンパートメ
ントのデータにエラー発生したかを示すデータ）を保持
するレジスタである。

第２図はシステム構成図である。中央処理装置４０は、
演算制御部（ＥＸＵ　）　４２、制御記憶部（Ｃ８Ｕ　
）　４　Ｂ、先行制御部（ＰＦＵ）４４、メモリアクセ
ス制御部（ＭＢＵ　）　４５、障害処理装置インタフェ
ース制御部（ＥＲＩＣ）　４１から構成される。

他に主記憶装置（ＭＭＵ）５０と、システム制御装置（
ＳＣＵ）５１と、障害処理装置（ＥＲＰ）５２と、入出
カプロセッサ（ＩＯＰ）５Ｂとて構成される。

次に、本発明の動作の詳細を第１図、第２図を参照して
説明する。緩衝記憶装置に主記憶装置５０内のデータ写
しが格納されているいわゆるキャッシュにデータがヒツ
トする場合には、緩衝記憶装置２０内の各コンパートメ
ントであるデータアレイＤＡＯ〜３　　（１−１〜１−
４）から読出されたデータが、エンコーダ４の出力によ
りセレクタ５て選択され、リードデータレジスタ６に一
時保持され、レジスタ６から要求元（ＥＭＵ　Ｃ８Ｕ　
ＰＦＵ　）へデータが送出される。

しかし、レジスタ６にエラーがあると、パリティチェッ
ク回路８でチェックアウトされ、エラー表示Ｆ／Ｆ　９
がセットされ、その時の読出しアドレスがエラーアドレ
スレジスタ１２に、また読出しデータがエラーデータレ
ジスタ７に夫々ホールドされる。同時に、エンコーダ４
によるエンコード出力（エラー発生のコンパートメント
を特定するデータ）もレジスタ１５を介してレジスタ７
の１部にホールドされる。

Ｆ／Ｆ　９の出力は障害処理装置インタフェース制御部
４１に伝達され、さらに障害処理装置５２に通知される
。障害処理装ａ［５２は本図には示されていないが既知
の方法でクロックを停止され、エラーアドレスレジスタ
１２およびエラーデータレジスタ７の値をスキャンパス
を用いて読出す。この後、障害処理装置５２はシステム
制御装置５１を経由して、主記憶装置５０をエラーアド
レスレジスタ］２から読出したアドレスでアクセスし正
解データをフェッチする。

障害処理装置５２はフェッチしたデータをスキャンパス
およびクロック制御を用いて、レジスタ７の１部に保持
しているエンコードデータを用いて、判断した疑わしい
コンパートメント（ＤＡＯ〜８のいずれかの）該当アド
レスに書込む。尚、これらの各動作は既に公知の技術で
あるのでここでは記述しない。

その後、障害処理装置５２はスキャンパスおよびクロッ
ク制御を用いて該当コンパートメントの該当データを読
出し、最初にレジスタ７から読出したデータと比較する
。

この時、データがエラーした時と同じデータの場合は、
該当コンパートメントか、セレクタ５か、リードデータ
レジスタ６かが固定エラーであることを示している。そ
こで、他のアドレスのデータを読出してエラーが起きる
かをテストしてエラーがなければ、該当コンパートメン
トを切離して、再試行処理を行う。

データが正しくパリティエラーがないときは、ソフトエ
ラーと判断して、切離しを行わずに再試行処理を行う。

他の場合には、複数とットエラーが発生しているか緩衝
記憶装置全体にかかわるエラーが考えられるため、全コ
ンパートメントを切離して再試行処理を行う。

どのビットがエラーしているかを知る手段を持っている
のは、修理を行うときのＬＳＩチップを特定するためで
あり、この手段によって保守コストを減することができ
る。

第２図において、障害処理装置５２がスキャンパスおよ
びクロック制御を使用して、緩衝記憶装置２０に書込み
をせずに、制御記憶部４３に格納されているファームウ
ェアによって、正解データのフェッチおよび書込みを行
うことによって、障害処理のスピードを速くする方法も
ある。この時には、ファームウェアコマンドによる緩衝
記憶装置２０へのアクセス機能が必要となる。

発明の効果 以上、説明したように本発明によれば、緩衝記憶装置の
メモリ部の固定障害かどうかをチェックアウトする手段
を持ち、固定障害時には、該当コンパートメントを切離
し、間欠障害（ソフトエラー）時には、切離しをせずに
再試行を行うことにより、頻度の高い間欠（ソフト）エ
ラー時には、・性能低下を引起さず、固定障害時には、
ジョブアボートやクラッシュを引起す可能性を除くこと
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
を適用した情報処理装置のシステム構成図である。 主要部分の符号の説明 １−１〜１−４・・・・・・データ記憶アレイ２−１〜
２−４・・・・・・アドレス記憶アレイ３−１〜３−４
・・・・・・比較回路 ７・・・・・・エラーデータレジスタ ８・・・・・・パリティチェック回路 １１．１２・・・・・・エラーアドレスレジスタ１４・
・・・・・データ書込み制御部 ２０・・・・・・緩衝記憶装置 ５０・・・・・・主記憶装置 ５２・・・・・・障害処理装置

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置から読出したデータを一時格納する緩
   衝記憶装置のメモリエラー処理システムであって、前記
   緩衝記憶装置からの読出しデータのエラーをチェックす
   るエラー検出手段と、このエラー検出手段によりエラー
   が検出されたときのアドレスを保持するエラーアドレス
   レジスタと、前記エラー検出時の読出しデータを保持す
   るエラーデータレジスタと、前記エラーアドレスレジス
   タの保持アドレスにより前記主記憶装置からデータフェ
   ッチするデータフェッチ手段と、このフェッチされたデ
   ータを前記緩衝記憶装置の対応アドレスへ格納する書込
   み手段と、この書込み後の該当データを前記緩衝記憶装
   置から読出して前記エラーデータレジスタの格納データ
   と比較する比較手段とを含むことを特徴とするメモリエ
   ラー処理システム。