JPS63303448A - デ−タ記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ記憶回路に関し、特にデータ処理装置の
データ記憶回路に関する。

従来技術 従来この種のデータ記憶回路では、記憶回路にデータを
書込む際、データにパリティ・ビットを付加して、アド
レス信号により指定されたアドレスへ書込み、データを
読出す際には、パリティ・チェック方式等によりエラー
の有無を検出していた。

しかしながらパリティ・チェック方式では、エラービッ
ト数が２ビツト、４ビツト等偶数ビットである場合は、
エラーを検出できないという欠点があった。

また、データの書込み直後にアドレスを指定するアドレ
ス信号が変化する場合、データ内込み時に発生したエラ
ーは検出できず、誤ったデータが書込まれても、そのデ
ータを読出さない限りエラーが検出されないため、読出
されるデータのエラーの要因の検索に多大な時間を要す
るという欠点もあった。

さらにまた、記憶回路に記憶するデータのビット数が多
くなると、それに応じてパリティ・ビットも多くなるた
め、記憶回路内の構成単位である記憶素子を有効に利用
することができないという欠点もあった。

発明の目的 本発明の目的は、パリティ・チェック方式では検出でき
ないエラーを検出することを可能とするデータ記憶回路
を提供することである。

本発明の他の目的は、記憶回路から読出されるデータの
エラーの要因の検索が短時聞に行えるようにしたデータ
記憶回路を提供することである。

発明の構成 本発明のデータ記憶回路は、アドレスを指定するアドレ
ス回路と、入力データを前記アドレス回路により指定さ
れたアドレスに記憶する記憶回路と、前記入力データを
一時格納するバッファ回路と、前記バッファ回路からの
出力と前記記憶回路内の前記アドレスからの続出データ
とを同時に出力せしめる手段と、前記バッファ回路から
の出力と前記続出データとを比較する比較回路とを有す
ることを特徴とする。

実ｆノ！！　）４Ｊ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるデータ記憶回路の一実施例を示す
系統図である。図において、本発明の一実施例のデータ
記憶回路は、入力データ信号１００を記憶しておく記憶
回路１と、入力データ信号１００を一時格納しておくバ
ッファ回路２と、記憶回路１の書込み・読出しアドレス
を指定するとともにインバータ６によりシステム・クロ
ック・パルス２００の逆エツジのタイミングでアドレス
を更新するアドレス回路３とを含んで構成されている。

さらに本発明の一実施例のデータ記憶回路は、記憶回路
１から出力される読出データ１０２とバッファ回路２か
らの出力データ２０１とを全ビット比較する比較回路４
と、比較回路４から出力される一致・不一致信号４０１
に応じてシステム・クロック・パルス２００の逆エツジ
のタイミングでエラー信号５０１を出力する保持回路５
とを含んで構成されている。

ここで記憶回路１は、ライトパルス１０１に従って入力
データ信号１００がアドレス回路３から出力されたアド
レス信号３０１に応じたアドレスに書込まれるようにな
っているものとし、書込まれると同時にアドレス信号３
０１に応じたアドレスからデータが読出されるようにな
っているものとする。

次に本実施例の動作の一部を時間の経過を追って説明す
る。第２図は本実施例の動作を示すタイムチャートであ
る。第２図はライトサイクルが３回連続して実行される
場合の第２回目のライトサイクルにおいて書込時にエラ
ーが発生した例を示したものである。ライトサイクル（
１）において、記憶される入力データ信号１００は記憶
回路１及びバッファ回路２に送られ、入力データの書込
アドレス信号３００はアドレス回路３に送られる。アド
レス回路３はシステム・り［ｌツク・パルス２００の逆
エツジ（本例ではシステム・クロック・パルス２００の
立下りエツジを指す）のタイミングでアドレス信号３０
０の値を入力し、アドレスを指定するアドレス信号３０
１を記憶回路１へ送出する。記憶回路１にライトパルス
信号１０１が入力されると、アドレス信号３０１により
指定されたアドレス「Ｊ」へデータ「八］が書込まれる
。

ライトサイクル（２）においては、アドレス回路３はシ
ステム・クロック・パルス２００の逆エツジのタイミン
グでアドレス信号３００を人力するため、このアドレス
回路３はライトサイクル（２）の前半では、ライトサイ
クル（１）のアドレスｒＪＪを保持したままである。そ
のため、ライトサイクル（２）の前半では、記憶回路１
のアドレスｒＪＪから読出データ１０２が出力される。

つまり、ライトサイクル（１）で書込まれたデータｒＡ
Ｊがそのまま読出データ１０２として比較回路４へ送ら
れるのである。

一方、ライトサイクル（１）でバッファ回路２へ送られ
た入力データ信号１００はシステム・クロック・パルス
２００のタイミングでバッファ回路２へ保持され、ライ
トサイクル（２）ではバッファ回路２からの出力データ
２０１として比較回路４へ送られるのである。したがっ
て、比較回路４へ送られる読出データ１０２と出力デー
タ２０１とは、ライトサイクル（２）の前半では同一の
値「Ａ」を示すはずである。そこで、比較回路４により
読出データ１０２と出力データ２０１　とが全ピット一
致しているかどうか判断されるようにしているのであり
、その結果は一致・不一致信号４０１（図示せず）とし
て保持回路５へ送出される。

保持回路５はその結果に応じてシステム・クロック・パ
ルス２００の逆エツジのタイミングでエラー信号５０１
を外部回路（図示せず）に対して出力するが、この場合
は一致しているものと判断されるため、エラー信号５０
１はライトサイクル（２）の後半部に示す如く何等出力
されることはない。

同様にライトサイクル（２）において、書込時にエラー
が発生したものとすると、続出データ１０２とバッファ
回路２からの出力データ２０１とは一致せず、比較回路
４は一致・不一致信号４０１を保持回路５へ送出する。

保持回路５は、ライトサイクル（３）におけるシステム
・クロック・パルス２００の逆エツジのタイミングで外
部口１に対して、エラー信号５０１をエラー有として出
力する。

外部回路ではエラー信号５０１により、エラーが発生し
た報告を受けると、ライトパルス信号１０１が記憶回路
１に入力されるのを抑止するとともに、監視ユニットに
指令を送出するなどのエラー処理を行う。保持回路５は
、システム・クロック・パルスの次の逆エツジのタイミ
ングでのみ比較回路４からの一致・不一致信号４０１に
対するエラー信号５０１を出力するようになっているた
め、読出データ１０２の値が不確定な時（斜線部）にお
いては、エラーとして出力されないのである。

発明の詳細 な説明したように本発明は、記憶回路に書込まれるデー
タを一時バッ７７回路に保持しておき、記憶回路からの
読出データとバッファ回路からの出力データとを全ビッ
ト比較することにより、パリティ・チェック方式では検
出できないエラーが検出できる効果がある。

また本発明によれば、データの書込みサイクルの直後の
半サイクルにおいて読出データのエラーの要因の検索を
短時間に行うことができるという効果もある。

さらにまた、エラーの検出方法をパリティ・チェック方
式の代りに全ピット比較方式としたため、パリティ・ビ
ットが不要となり、記憶素子を有効に使用できるという
効果もある。

【図面の簡単な説明】

第１図は本発明の実施例によるデータ記憶装置の系統図
であり、第２図は本発明の実施例のタイミングチャート
である。 主要部分の符号の説明 １・・・・・・記憶回路 ２・・・・・・バッファ回路 ３・・・・・・アドレス回路 ４・・・・・・比較回路 ５・・・・・・保持回路

Claims (1)

【特許請求の範囲】
1. アドレスを指定するアドレス回路と、入力データを前記
   アドレス回路により指定されたアドレスに記憶する記憶
   回路と、前記入力データを一時格納するバッファ回路と
   、前記バッファ回路からの出力と前記記憶回路内の前記
   アドレスからの読出データとを同時に出力せしめる手段
   と、前記バッファ回路からの出力と前記読出データとを
   比較する比較回路とを有することを特徴とするデータ記
   憶回路。