JPS6339061A - メモリエラ−に対する処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリエラーに対する処理方式であって、自律的にハー
ドエラーを検出した時に該当するメモリのアドレスを保
存することによって以後のハードエラー検出のための処
理の繰返しを避けてメモリアクセスの総合的な高速化を
図る。

〔産業上の利用分野〕

本発明はメモリエラーに対する処理方式に関するもので
、さらに詳しく言えば、メモリから読み出されたデータ
についてハードエラーが検出されたとき、以後中央制御
装置等によるメモリへのりトライ動作を行なうことなく
、読み出され訂正されたデータの中央制御装置等への転
送を行なうメモリエラーに対する処理方式に関するもの
である。

交換機で用いられるメモリに生ずるエラーに対する処理
方式は次のようなものである。

メモリから読み出したデータがソフトエラーその他の理
由によりエラーを含んでいる場合にエラーを訂正するた
めＥＣＣ回路（誤り検出訂正回路）が利用される。この
ＥＣＣ回路を備えるメモリ制御回路では、メモリから読
み出されたデータが１ビツトエラーを含む場合に自律的
に読み出したデータが修正されて中央制御装置へ転送さ
れる。また、メモリの同じアドレスに修正したデータを
書き込んで、再度読み出しを行なうことにより、ハード
エラーであるか否かの判別が中央制御装置でエラーが検
出される都度行なわれる。然るにメモリに再書込みを行
ない、また、読み出しをしている間は中央制御装置がア
クセスできない状態となるのでハードエラーを生じてい
るメモリのアクセス頻度によってメモリアクセス時間が
長くなる。

そのために、ハードエラーの検出ができてメモリアクセ
ス時間を短縮可能なメモリエラーに対する処理方式の提
供が要望されている。

〔従来の技術〕

メモリエラーの検出に際しては、従来は第３図に示すよ
うに、中央制御装置（ＣＣ）からのデータをバッファ８
を介してＥＣＣチエツクビット作成回路１で受けてチエ
ツクビットを付した後、バッファ９を介してメモリに書
き込んでいる。書き込まれたデータは再度読み出され、
バッファ１１を介してＥＣＣ誤り検出訂正回路２に供給
される。

ＥＣＣ誤り検出訂正回路２が付加されたチエツクビット
を用いて１ビツトエラーを検出した場合は、ライン１６
にＥＣＣ１ビットエラー検出信号が発生されて中央制御
装置に伝達される。中央制御装置は読み出されたデータ
には誤りがあると認識して、ＥＣＣ訂正モードを指定す
るコマンドを発生してフリップフロップ１５を訂正モー
ドに設定する。これにて修正されたデータが中央制御装
置に転送されると共に、修正されたデータがメモリに書
き込まれた後、読み出しが行なわれる。ここでエラーが
再度発生した場合は、１ビツトのハード障害があること
が検出される。ハード障害時における処理も中央制御装
置におけるプログラムにより行なわれ、この結果、メモ
リアクセスにおける総合的な処理速度が遅くなる。

〔発明が解決しようとする問題点〕

この従来方式ではエラーの発生毎に中央制御装置からの
コマンドを受けてエラー処理を行なっていると共に、ハ
ードエラーを発生しているメモリに対してもソフトエラ
ーとハードエラーとの識別のために、再書込みおよび読
み出しを行なっている。このため、アクセスタイムが長
くなるという欠点を有していた。

本発明はこのような点に鑑みて創作されたもので、エラ
ーの発生時にそのハードエラーであるか否かの処理を自
律的に行ない、ハードエラーのときには、以後訂正され
たデータのメモリアクセス手段への転送を行なうことに
より総合的なメモリアクセスの高速化を達成し得るメモ
リエラーに対する処理方式を提供することを目的として
いる。

〔問題点を解決するための手段〕

第１図は本発明のメモリエラーに対する処理方式の原理
ブロック図を示す。この図に示す如く、本発明は、メモ
リアクセス手段５０からのメモリ５２への読み出しアク
セスアドレスをリトライ制御部５４に保持して前記アク
セスアドレスからの読み出しデータにエラーをエラー検
出訂正部５６で検出したとき前記保持されたアクセスア
ドレスにエラー検出訂正部５６で訂正された読み出しデ
ータをリトライ制御部５４により再書込みし、メモリ５
２の前記再書込みアドレスから読み出されたデータに再
度のエラー発生をエラー検出訂正部５６で検出したこと
に応答してそのデータ域にハードエラーありとして前記
再書込みアドレスの保持をリトライ制御部５４が１１！
１４し、以後のメモリへの読み出しアクセスが発生した
とき前記ハードエラー検出処理を行なうことなしにその
アクセスアドレスから読み出され、エラー検出訂正部５
６で訂正されたデータをメモリアクセス手段５０へ転送
するように構成したものである。

〔作　用〕

メモリアクセス手段５０がメモリ５２からデータを読み
出そうとす゛る際に、メモリアクセス手段５０からその
読み出しアドレスがメモリ５２に与えられる。その際の
アドレスがリトライ制御部５４に保持される。メモリ５
２から読み出されたデータはエラー検出訂正部５６でエ
ラーの有無が調べられる。

エラーがある場合には、保持されたアドレスにエラー検
出訂正部５６で訂正された読み出しデータをリトライ制
御部５４により再書込みし、そしてその再読み出しを行
なう。

その再読み出しされたデータがエラー検出訂正部５６で
エラーチエツクされる。

再度のエラー発生の、つまりハードエラーありの場合に
は、リトライ制御部５４による前記再書込みアドレスの
保持を継続するようにし、メモリへの読み出しアクセス
の発生に対しては前記ノへ−ドエラー検出処理を行なう
ことなしにそのアクセスアドレスから読み出されたデー
タをエラー検出訂正部５６で訂正してメモリアクセス手
段５０へ転送する。

このようにして、従来方式ではエラー発生の都度生ぜし
められるメモリアクセス手段５０によるハードエラー検
出処理をメモリアクセス手段５０から解放する。

〔実施例〕

第２図は本発明の実施例を示す。図において、１はＥＣ
Ｃチエツクビット作成回路、２はＥＣＣ誤り検出訂正回
路、３はリトライ制御回路、４及び５はレジスタ、８乃
至１１は人出力バッファ、６及び７はＡＮＤゲート、２
０は訂正データラッチ用のレジスタ、２１はアドレスラ
ッチ用のレジスタである。２２及び２３は書込みアドレ
スを受け、また、メモリのアドレッシングのために設け
られたバッファである。２４乃至２９は、ＡＮＤゲート
であって、リトライ時の正しいデータの書込み及びレジ
スタへのアドレス書込み等の制御のために用いる。

第２図に示す回路の動作は次のようになる。即ち、中央
制御装置（ＣＣ）からのデータがバッファ８を介してＥ
ＣＣ誤り検出訂正回路ｌに供給され、例えば３２ビツト
の入力データが８ビツトのエラーチエツクコードを付さ
れて４０ビツトのデータに形成された後、ＡＮＤゲート
２４を介してメモリに書き込まれる。書き込まれたデー
タはバッファ１１を介してＥＣＣ誤り検出訂正回路２に
供給される。ＥＣＣ誤り検出訂正回路２の出力データは
バッファ１０を介して中央制御装置に転送される。エラ
ーが発生していることがＥＣＣ誤り検出訂正回路２によ
り検出された場合は、ライン１２を介してＡＮＤゲート
６．７．２６及びレジスタ２０に信号が供給され、レジ
スタ２０に保持された訂正データをレジスタ２１に記憶
されたメモリアドレスに書き込むリトライ動作がリトラ
イ制御回路３により開始される。レジスタ４はリトライ
中であることを示すために設けられ、リトライ動作の実
行時には中央制御装置のアクセスを停止させておくよう
に制御する。リトライによって再度、同一のエラーが発
生したことがＥＣＣ誤り検出訂正回路２にて検出される
と、レジスタ５にハードエラーが発生したことが書き込
まれ、メモリアドレスがレジスタ２１に保持される。そ
の後、メモリアクセスで１ビフトエラーが発生した場合
は、リトライ制御回路３によるリトライ動作は行なわれ
ない。この場合、訂正データが中央制御装置に迅速に転
送される。従って、リトライ動作による中央制御装置の
アクセス待ちが発生しない。

なお、通常の動作においてハードエラーが生じたことを
中央制御装置に通知しても中央制御装置は何も処理を行
なう必要は無いが、中央制御装置は１ビツトエラーが起
きていることを識別できるので、そのアドレスをメモリ
制御装置に蓄えておくことにより、どこのアドレスがハ
ードエラーを生じているかを認識できる。従って、後日
素子を交換する際に、交換を必要とするパ・７ケージを
容易に特定できて都合が良い。

なお、本発明はエラー検出訂正能力に依存しない。

〔発明の効果〕

以上述べてきたように本発明によれば、エラーの発生時
にそのエラーに対する従来行なっていた処理を自律的に
行なうことが可能となり、総合的なメモリアクセスの高
速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック回路図、第３図は従
来例のブロック回路図である。 第１図及び第２図において、 １はＥＣＣチエツクビット作成回路、 ２はＥＣＣ誤り検出訂正回路、 ３はリトライ制御回路、 ４．５はフリップフロップ、 ２０．２１はレジスタ、 ６、　７．　２４〜２９はＡＮＤゲート、８〜１１，２
２．２３はバッファ回路、５０はメモリアクセス手段、 ５２はメモリ、 ５４はリトライ制御部、 ５６はエラー検出訂正部である。

Claims (1)

【特許請求の範囲】
1. メモリアクセス手段（５０）とメモリ（５２）との間に
   エラー検出訂正部（５６）及びリトライ制御部（５４）
   とを具備し、該メモリアクセス手段（５０）からの該メ
   モリ（５２）への読み出しアクセスアドレスを該リトラ
   イ制御部（５４）に保持し、前記アクセスアドレスから
   の読み出しデータにエラーを該エラー検出訂正部（５６
   ）で検出したとき前記保持されたアクセスアドレスに該
   エラー検出訂正部（５６）で訂正された読み出しデータ
   を該リトライ制御部（５４）により再書込みし、該メモ
   リ（５２）の前記再書込みアドレスから読み出されたデ
   ータに再度のエラー発生を該エラー検出訂正部（５６）
   で検出したことに応答してそのデータ域にハードエラー
   ありとし、以後のメモリへの読み出し時には、前記ハー
   ドエラー検出処理を行なうことなしにそのアクセスアド
   レスから読み出され、該エラー検出訂正部（５６）で訂
   正されたデータを該メモリアクセス手段（５０）へ転送
   することを特徴とするメモリエラーに対する処理方式。