JPS63278162A - 情報処理装置におけるエラ−訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置におけるエラー訂正装置に係わ
り、より詳しくは情報記憶装置に記憶されたデータに含
まれたエラーの訂正を行うエラー訂正装置に関する。

〔従来の技術〕

近年のＬＳＩ技術の飛曜的進歩によって、メモリ素子の
集積度は増大し、これによってメモリセルの微小化が進
んだ。そのため、メモリセル自体の欠陥以外の理由に基
づくいわゆるソフトエラー（ソフトウェアのエラー）の
問題が無視できなくなってきた。ソフトエラーは、物理
的な故障ではないために、再度データを書き直せば回復
するという特徴を有する。

従来、メモリに記憶させるデータにエラー訂正符号を付
加しておけばソフトエラーの訂正が可能であり、また物
理的な故障ではないために情報処理装置自体には何も対
策がとられていない場合もあった。また、メモリから読
み出されたデータに訂正可能なエラーが発見されると、
エラー訂正回路にてこれを訂正し、直ちにメモリに再書
き込みを行うという方式をとる場合もあった。

〔発明が解決しようとする問題点〕

上述した従来装置においては、前者の場合、ソフトエラ
ーがメモリ上に残存するために、このソフトエラーの蓄
積により訂正不可能なエラーが発生する危険が有り装置
全体としての信頼性が低下するという欠点があった。ま
た、後者の場合、エラー訂正後のデータを逐次メインメ
モリに再度書き込むための特別の回路が必要となり、ハ
ードウェア構成および制御が複雑になるという問題点が
有った。

〔問題点を解決するための手段〕 本発明は、かかる従来技術に鑑みてなされたものであり
、メインメモリのほかに設けられたキャッシュメモリに
中央処理装置から書き込み要求の有ったデータとメイン
メモリから読み出されたデータのうちエラー訂正が行わ
れたデータとを識別して記憶し、これらのデータが書き
替えられる場合にメインメモリに再書き込みすることを
特徴としている。

〔実施例〕

次に、本発明に係るエラー訂正装置を実施例に基づいて
詳細に説明する。

第１図は、本発明の一実施例を示すブロック図である。

図において、中央処理装置１は双方向データバスを介し
てスワップ（ストアイン）方式のキャッシュメモリ２に
接続されており、データの受は渡しを行う。キャッシュ
メモリ２はメインメモリ３にデータバスを介して接続さ
れており、データ記録時にキャッシュメモリ２からメイ
ンメモリ３にデータが転送される。キャッシュメモリ２
はアドレスアレイ４と接続されており、アドレスアレイ
４は中央処理装置１とエラー訂正回路５とに接続されて
いる。エラー訂正回路５へはメインメモリ３から読み出
されたデータが供給され、エラー訂正処理を行った後に
訂正後のデータをキャッシュメモリ２に送出する。

第２図は、キャッンユメモリ２の内容とアドレスアレイ
４の内容との関係を示すメモリマツプである。キャッシ
ュメモリ２は、４つ（数は任意）に分割されており、ア
ドレスアレイ４にはキャッシュメモリ２の各ブロックに
対応したアドレス情報部６（アドレス０〜３）と書き込
みビット部７（Ｗ　Ｑ　−Ｗ３　）とを有するアドレス
情報群が記憶されている。この書き込みビット部７は、
初期状態において０”であり、キャッシュメモリ２の所
定ブロックに中央処理装置１からデータが書き込まれた
場合またはメインメモリ３から読み出されたデータがエ
ラー訂正回路５にてエラー訂正された後にキャッシュメ
モリ２に書き込まれた場合のみ状態が反転し１″になる
。

第３図は、前記実施例の動作を説明するためのフローチ
ャートである。

スタート時（ステップ■）に指定された処理に応答して
、書き込み（ステップ■）、読み出しくステップ■）、
終了処理（ステップ■）のいずれかのルーチンが選択さ
れる。

データの書き込み（ステップ■）が指定されると、中央
処理装置１からキャッシュメモリ２上へデータが書き込
まれるが、その前にキャッシュメモリ２上のいずれかの
ブロックに再書き込み（Ｒｅｗｒｉｔｅ　）が必要か否
かを判断する（ステップ■）。再書き込みが必要な場合
には、そのブロックの書き込みピッ）（ＷＢ）が′１″
か否かを判断しくステップ■）、”１”の場合にはキャ
ッシュメモリ２に記憶されたデータをメインメモリ３に
再書き込みする（ステップ■）。

キャッシュメモリ２の再書き込みが不用の場合および書
き込みピッ）（ＷＢ）が０″の場合には、キャッシュメ
モリ２中のデータをメインメモリ３に再書き込みするこ
となく次のステップに移る。なお、かかる一連の再書き
込み処理（ステップ■）は、データの読み出しくステッ
プ■）処理中にも行うので、サブルーチン化しておくこ
とも可能である。

再書き込み処理（ステップ■）が終了すると、アドレス
アレイ４中の書き込みビット（Ｗ　Ｂ　）を“１”に反
転した後に（ステップ■）、中央処理装置１からキャッ
シュメモリ２に書き込みデータを転送し処理を終了する
（ステップ［相］）。

次に、データの読み出しくステップ■）について説明す
る。まず、中央処理装置１から読み出し要求のあったデ
ータがキャッシュメモリ２上に有るか否かを、アドレス
アレイ４中のアドレス情報部６をチェックする（ステッ
プ０）。要求データがキャッシュメモリ２上に存在する
場合には、そのデータをキャッシュメモリ２から中央処
理装置１に送出して処理を終了する（ステップ■）。要
求データがキャッシュメモリ２上に存在しない場合には
、前述した再書き込み処理（ステップ■）と同じ再書き
込み処理（ステップ０）を行った後メインメモリ３から
エラー訂正回路５に要求データを転送する（ステップ■
）。次に、エラー訂正回路５において、メインメモリ３
から転送されたデータにエラーが有るか否かを判断しく
ステップ■）、検出されたエラーが訂正可能な場合には
エラー訂正を行う（ステップ０）。エラー訂正を行った
データの書き込みビット（Ｗ　Ｂ　）は、エラー訂正回
路５によって“１”に反転され（ステップ■）、エラー
訂正されたデータがエラー訂正回路５からキャッシュメ
モリ２の所定のブロックへ転送される（ステップ０）。

エラー訂正回路５において、メインメモリ３から転送さ
れたデータにエラーが無い場合または訂正不可能な場合
には、そのままそのデータをキャッシュメモリ２の所定
ブロックに転送する（ステップ［相］、０）。そして、
キャッシュメモリ２の所定ブロックに転送されたデータ
を中央処理装置１に送出して処理を終了する（ステップ
０）。

次に、終了処理（Ｅｎｃｌ　ｏｆ　Ｊｏｂ）のルーチン
（ステップ■）を説明する。まず、アドレスアレイ４中
の書き込みピッ）　（ＷＢ）部７をすべてチェックしく
ステップ［相］）、パ１”に反転した書き込みピッ）　
（ＷＢ）がなければそのまま処理業務を最終的に終了す
る（ステップ■）。書き込みビット（Ｗ　Ｂ　’）部７
に、パ１”となった書き込みビット（Ｗ　Ｂ　）が存在
すれば、それらのすべてのアドレス部６に対応したブロ
ックに記憶されたキャッシュメモリ２中のデータをメイ
ンメモリ３に再書き込みしだ後（ステップＯ）、処理業
務を最終的に終了する（ステップ■）。

このように、本実施例においては、中央処理装置１から
キャッシュメモリ２に書き込まれたデータおよびメイン
メモリ３から読み出されエラー訂正されたデータの双方
が、再書き込み処理（ステップ■、０）または終了処理
ルーチン（ステップ■）にお番プるデータ転送（ステッ
プ０）によってメインメモリ３に再書き込みされる。

なお、反転された書き込みピッ）　（ＷＢ）を初期設定
時等にクリア（ＷＢ＝　０　）することは、明白である
ので詳細な説明は省略する。

〔発明の効果〕

以上、実施例に基づき詳細に説明したとおり、メインメ
モリに生じたソフトエラーを情報処理業務中に訂正可能
であると共に、メインメモリに効率的に再書き込みする
ことによりソフトエラーの蓄積を有効に防止することが
できる。

【図面の簡単な説明】

第１図は本発明に係るエラー訂正装置の一実施例を示す
ブロック図、第２図はキャッシュメモリの内容とアドレ
スアレイの内容との関係を示すメモリマツプ、第３図は
実施例の動作を説明するフローチャートである。 １・・・・・・中央処理装置、２・・・・・・キャッシ
ュメモリ、３・・・・・・メインメモリ、４・・・・・
・アドレスアレイ、５・・・・・・エラー訂正回路、６
・・・・・・情報アドレス部、７・・・・・・書き込み
ビット（ＷＢ）。

Claims (1)

【特許請求の範囲】
1. データの保存を行うメインメモリと、このメインメモリ
   にデータを書き込みあるいは読み出す中央処理装置と、
   前記メインメモリと前記中央処理装置との間に介在し前
   記中央処理装置から前記メインメモリに書き込まれるデ
   ータおよび前記メインメモリから前記中央処理装置に送
   出されるデータを一旦保持するキャッシュメモリと、前
   記メインメモリから読み出されたデータにエラーが存在
   した場合にこれを訂正し前記キャッシュメモリに訂正後
   のデータを送出するエラー訂正回路と、前記キャッシュ
   メモリに含まれる複数ブロックの各ブロックに対応した
   アドレス群を保持するアドレス部と前記中央処理装置か
   ら前記キャッシュメモリにデータが書き込まれた場合ま
   たは前記エラー訂正回路によりエラー訂正されたデータ
   が前記キャッシュメモリに書き込まれた場合に状態が反
   転する書き込みビット部とを有するアドレスアレイとを
   含み、前記書き込みビット部が反転しているアドレスに
   対応したブロックに保持された前記キャッシュメモリ内
   のデータを前記メインメモリに再書き込みすることを特
   徴とする情報処理装置におけるエラー訂正装置。