JP2990181B1 - フラッシュメモリ、フラッシュメモリを備えたマイクロコンピュータおよびフラッシュメモリへのプログラム格納方法 - Google Patents
フラッシュメモリ、フラッシュメモリを備えたマイクロコンピュータおよびフラッシュメモリへのプログラム格納方法Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- G—PHYSICS
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- G06F8/00—Arrangements for software engineering
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Abstract
【要約】
【課題】 フラッシュメモリの書き換え処理の中断によ
る書込不良を確実かつ迅速に検出すること。 【解決手段】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピュータにお
けるフラッシュメモリへのプログラム格納方法におい
て、書き換え用のプログラムを前記フラッシュメモリに
書き込む際に、前記フラッシュメモリの一部に複数のフ
ラグ領域を設け、書き換え処理の複数の段階の終了判定
または良否の判定を行い、その結果を前記複数のフラグ
領域のそれぞれに記録する。
る書込不良を確実かつ迅速に検出すること。 【解決手段】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピュータにお
けるフラッシュメモリへのプログラム格納方法におい
て、書き換え用のプログラムを前記フラッシュメモリに
書き込む際に、前記フラッシュメモリの一部に複数のフ
ラグ領域を設け、書き換え処理の複数の段階の終了判定
または良否の判定を行い、その結果を前記複数のフラグ
領域のそれぞれに記録する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモ
リ、フラッシュメモリを備えたマイクロコンピュータお
よびフラッシュメモリへのプログラム格納方法に関し、
特に、フラッシュメモリに格納されるプログラムの書き
換えを行うセルフプログラミング機能を持ったフラッシ
ュメモリ、フラッシュメモリを備えたマイクロコンピュ
ータおよびフラッシュメモリへのプログラム格納方法に
関する。
リ、フラッシュメモリを備えたマイクロコンピュータお
よびフラッシュメモリへのプログラム格納方法に関し、
特に、フラッシュメモリに格納されるプログラムの書き
換えを行うセルフプログラミング機能を持ったフラッシ
ュメモリ、フラッシュメモリを備えたマイクロコンピュ
ータおよびフラッシュメモリへのプログラム格納方法に
関する。
【０００２】
【従来の技術】フラッシュメモリの書き換え処理の中断
を検出し、誤動作防止を図ったデータ処理装置の従来例
として、特開平８−６８６５号公報に開示されるものが
知られている。
を検出し、誤動作防止を図ったデータ処理装置の従来例
として、特開平８−６８６５号公報に開示されるものが
知られている。
【０００３】図８は上記公報に開示される発明の概略構
成を示す図である。図８において、ＣＰＵ２０２はプロ
グラム変更等の初期設定時において、ＲＯＭ２０３から
ＲＡＭ２０６を介してフラッシュメモリ２０４にデータ
を１ブロックごと書き込むとともに、そのデータに対応
づけて書き込み開始／終了を示す開始コードおよび終了
コードをフラッシュメモリ２０４に書き込む書き換え処
理を行う。
成を示す図である。図８において、ＣＰＵ２０２はプロ
グラム変更等の初期設定時において、ＲＯＭ２０３から
ＲＡＭ２０６を介してフラッシュメモリ２０４にデータ
を１ブロックごと書き込むとともに、そのデータに対応
づけて書き込み開始／終了を示す開始コードおよび終了
コードをフラッシュメモリ２０４に書き込む書き換え処
理を行う。
【０００４】ＣＰＵ２０２は電源が投入されるごとにフ
ラッシュメモリ２０４の内容をＲＡＭ２０６にコピーす
る処理を行うが、その際、開始コードと終了コードに基
づいてフラッシュメモリ２０４内のデータの書き込み不
良を検出する。
ラッシュメモリ２０４の内容をＲＡＭ２０６にコピーす
る処理を行うが、その際、開始コードと終了コードに基
づいてフラッシュメモリ２０４内のデータの書き込み不
良を検出する。
【０００５】図９は、フラッシュメモリ２０４のデータ
構造を示す図である。
構造を示す図である。
【０００６】フラッシュメモリ２０４は複数のブロック
に分割されている。各ブロックに対して、データ列１０
１、開始コード１０３、終了コード１０４で構成される
データ列が書き込まれる。
に分割されている。各ブロックに対して、データ列１０
１、開始コード１０３、終了コード１０４で構成される
データ列が書き込まれる。
【０００７】データ列１０１のデータ領域には、プログ
ラムコードおよびデータテーブル等が含まれている。開
始コード１０３および終了コード１０４は、あらかじめ
決められた任意のデータであり、データ列１０１の前後
に付加される。
ラムコードおよびデータテーブル等が含まれている。開
始コード１０３および終了コード１０４は、あらかじめ
決められた任意のデータであり、データ列１０１の前後
に付加される。
【０００８】図１０は従来の通常プログラム起動時の処
理を示す図である。
理を示す図である。
【０００９】フラッシュメモリ２０４から１ブロック分
のデータの読み出しが行われ（ステップＣ１）、その
後、開始コードと終了コードを比較し（ステップＣ
２）、続いて、ステップＣ２における比較結果の確認を
行う（ステップＣ３）。先に読み込んだブロックのデー
タの書き換えが途中で中断していた場合等には、終了コ
ードまたは、開始コードおよび終了コードが書き込まれ
ていないため、開始コードと終了コードが一致せず、フ
ラッシュメモリ２０４およびＲＡＭ２０６の設定を行い
（ステップＣ４）、エラー処理を行った後に（ステップ
Ｃ５）ＲＡＭ２０６上に格納された通常プログラムを起
動して実行する（ステップＣ８）。
のデータの読み出しが行われ（ステップＣ１）、その
後、開始コードと終了コードを比較し（ステップＣ
２）、続いて、ステップＣ２における比較結果の確認を
行う（ステップＣ３）。先に読み込んだブロックのデー
タの書き換えが途中で中断していた場合等には、終了コ
ードまたは、開始コードおよび終了コードが書き込まれ
ていないため、開始コードと終了コードが一致せず、フ
ラッシュメモリ２０４およびＲＡＭ２０６の設定を行い
（ステップＣ４）、エラー処理を行った後に（ステップ
Ｃ５）ＲＡＭ２０６上に格納された通常プログラムを起
動して実行する（ステップＣ８）。
【００１０】ステップＣ３において、開始コードおよび
終了コードが一致したことが確認された場合には、ＲＡ
Ｍ２０６への書き込みを行い（ステップＣ６）、続いて
全データについて処理が終了したかを確認する（ステッ
プＣ７）。全データについて処理が終了している場合に
は、ＲＡＭ２０６上に格納された通常プログラムを起動
して実行する（ステップＣ８）。ステップＣ７におい
て、全データについて処理が終了していないことが確認
された場合には、ステップＣ１に戻ってステップＣ６ま
での動作を繰り返し、所定のブロック分のＲＡＭへの転
送を行う。
終了コードが一致したことが確認された場合には、ＲＡ
Ｍ２０６への書き込みを行い（ステップＣ６）、続いて
全データについて処理が終了したかを確認する（ステッ
プＣ７）。全データについて処理が終了している場合に
は、ＲＡＭ２０６上に格納された通常プログラムを起動
して実行する（ステップＣ８）。ステップＣ７におい
て、全データについて処理が終了していないことが確認
された場合には、ステップＣ１に戻ってステップＣ６ま
での動作を繰り返し、所定のブロック分のＲＡＭへの転
送を行う。
【００１１】以上説明を行ったように、従来例では開始
コードおよび終了コードが期待値と一致していることを
確認した場合、もしくは、フラッシュメモリおよびＲＡ
Ｍの設定およびエラー処理を行った後に通常プログラム
を起動することにより、フラッシュメモリの書込不良に
よるプログラムの誤動作を防止している。
コードおよび終了コードが期待値と一致していることを
確認した場合、もしくは、フラッシュメモリおよびＲＡ
Ｍの設定およびエラー処理を行った後に通常プログラム
を起動することにより、フラッシュメモリの書込不良に
よるプログラムの誤動作を防止している。
【００１２】
【発明が解決しようとする課題】しかしながら、従来例
のフラッシュメモリを使用したデータ処理装置において
は、次のような問題点がある。
のフラッシュメモリを使用したデータ処理装置において
は、次のような問題点がある。
【００１３】第１の問題点は、フラッシュメモリの書込
不良を検出するための開始コードおよび終了コードの書
込を、フラッシュメモリへの書き換え時のみに行ってい
るため、書き換え処理の初期段階に中断されたときの書
込不良について検出できない場合がある。
不良を検出するための開始コードおよび終了コードの書
込を、フラッシュメモリへの書き換え時のみに行ってい
るため、書き換え処理の初期段階に中断されたときの書
込不良について検出できない場合がある。
【００１４】例えば、フラッシュメモリの消去処理の初
期段階で書き換え処理に中断が発生した場合、プログラ
ムコードの一部がすでに消去されているが、開始コード
と終了コードがたまたま消去されずに残っていることが
あり、このような場合には誤動作を起こす可能性があ
る。
期段階で書き換え処理に中断が発生した場合、プログラ
ムコードの一部がすでに消去されているが、開始コード
と終了コードがたまたま消去されずに残っていることが
あり、このような場合には誤動作を起こす可能性があ
る。
【００１５】また、すべてのアドレスが消去されずに残
っていた場合でも、書き換え以前のプログラムのままで
あるので、期待する動作とは異なることになる。
っていた場合でも、書き換え以前のプログラムのままで
あるので、期待する動作とは異なることになる。
【００１６】第２の問題点は、データ領域の書き込みデ
ータの一部として開始コードと終了コードを付加するた
め、ＣＰＵがフラッシュメモリ上のプログラムを直接実
行する構成であり、各ブロックの境界に付加された場合
には、プログラムの作成が困難となる点があげられる。
特に、特定のアドレスにリセットベクタや割り込みベク
タが固定されるような構成のコンピュータシステムも存
在し、このようなコンピュータシステムでリセットベク
タや割り込みベクタが開始コードや終了コードを格納す
るアドレスに固定されている場合にはプログラムが作成
できない。
ータの一部として開始コードと終了コードを付加するた
め、ＣＰＵがフラッシュメモリ上のプログラムを直接実
行する構成であり、各ブロックの境界に付加された場合
には、プログラムの作成が困難となる点があげられる。
特に、特定のアドレスにリセットベクタや割り込みベク
タが固定されるような構成のコンピュータシステムも存
在し、このようなコンピュータシステムでリセットベク
タや割り込みベクタが開始コードや終了コードを格納す
るアドレスに固定されている場合にはプログラムが作成
できない。
【００１７】さらに、従来例では一旦ＲＡＭ上にプログ
ラムを読み込んで実行する構成となっているが、シング
ルチップマイクロコンピュータのようなメモリを内蔵す
るものの場合には、実行するプログラムを格納するため
のＲＡＭを余分に用意する必要が生じ、コストが高くな
ってしまうという問題点がある。
ラムを読み込んで実行する構成となっているが、シング
ルチップマイクロコンピュータのようなメモリを内蔵す
るものの場合には、実行するプログラムを格納するため
のＲＡＭを余分に用意する必要が生じ、コストが高くな
ってしまうという問題点がある。
【００１８】また、フラッシュメモリからＲＡＭにプロ
グラムを転送するため、通常処理プログラムの起動に時
間を要するという問題点がある。
グラムを転送するため、通常処理プログラムの起動に時
間を要するという問題点がある。
【００１９】本発明は上述したような従来の技術が有す
る様々な問題点に鑑みてなされたものであって、セルフ
プログラミング機能を持ったフラッシュメモリ、フラッ
シュメモリ内蔵マイクロコンピュータにおいて、フラッ
シュメモリの書き換え処理の中断による書込不良を確実
かつ迅速に検出することのできるフラッシュメモリ、フ
ラッシュメモリを備えたマイクロコンピュータおよびフ
ラッシュメモリへのプログラム格納方法を実現すること
を目的とする。
る様々な問題点に鑑みてなされたものであって、セルフ
プログラミング機能を持ったフラッシュメモリ、フラッ
シュメモリ内蔵マイクロコンピュータにおいて、フラッ
シュメモリの書き換え処理の中断による書込不良を確実
かつ迅速に検出することのできるフラッシュメモリ、フ
ラッシュメモリを備えたマイクロコンピュータおよびフ
ラッシュメモリへのプログラム格納方法を実現すること
を目的とする。
【００２０】
【課題を解決するための手段】本発明のフラッシュメモ
リを備えたマイクロコンピュータは、フラッシュメモリ
を備え、該フラッシュメモリに格納されるプログラムの
書き換えを行うセルフプログラミング機能を持ったマイ
クロコンピュータにおいて、前記フラッシュメモリに対
する書き換え処理手順のプログラムを格納する書き換え
プログラム領域と、外部記憶手段または、前記書き換え
プログラム領域に格納された書き換え用のプログラムを
前記フラッシュメモリに書き込む際に、前記フラッシュ
メモリの一部にフラグ領域を設け、書き換え処理の複数
の段階の終了判定または良否の判定を行い、各段階の終
了判定または良否の判定の結果を前記フラグ領域に漸次
更新して記録する制御装置とを有することを特徴とす
る。
リを備えたマイクロコンピュータは、フラッシュメモリ
を備え、該フラッシュメモリに格納されるプログラムの
書き換えを行うセルフプログラミング機能を持ったマイ
クロコンピュータにおいて、前記フラッシュメモリに対
する書き換え処理手順のプログラムを格納する書き換え
プログラム領域と、外部記憶手段または、前記書き換え
プログラム領域に格納された書き換え用のプログラムを
前記フラッシュメモリに書き込む際に、前記フラッシュ
メモリの一部にフラグ領域を設け、書き換え処理の複数
の段階の終了判定または良否の判定を行い、各段階の終
了判定または良否の判定の結果を前記フラグ領域に漸次
更新して記録する制御装置とを有することを特徴とす
る。
【００２１】この場合、フラッシュメモリには消去可能
な１つの単位であり、それぞれデータ領域およびフラグ
領域を備えるブロックが複数設けられており、制御装置
は、前記複数のブロックの各データ領域を連続したアド
レスにマッピングすることとしてもよい。
な１つの単位であり、それぞれデータ領域およびフラグ
領域を備えるブロックが複数設けられており、制御装置
は、前記複数のブロックの各データ領域を連続したアド
レスにマッピングすることとしてもよい。
【００２２】本発明の他の形態によるフラッシュメモリ
を備えたマイクロコンピュータは、フラッシュメモリを
備え、該フラッシュメモリに格納されるプログラムの書
き換えを行うセルフプログラミング機能を持ったマイク
ロコンピュータにおいて、前記フラッシュメモリに対す
る書き換え処理手順のプログラムを格納する書き換えプ
ログラム領域と、外部記憶手段または、前記書き換えプ
ログラム領域に格納された書き換え用のプログラムを前
記フラッシュメモリに書き込む際に、前記フラッシュメ
モリの一部にフラグ領域を設け、書き換え処理の複数の
段階の終了判定または良否の判定を行い、その結果を前
記フラグ領域に記録する制御装置とを有し、 前記制御装
置は、書き換え処理の最後の段階では書き換え処理が正
常に終了した場合の期待値を前記フラグ領域に記録し、
書き換え処理の最初の段階では前記期待値を変更する記
録を行うことを特徴とする。
を備えたマイクロコンピュータは、フラッシュメモリを
備え、該フラッシュメモリに格納されるプログラムの書
き換えを行うセルフプログラミング機能を持ったマイク
ロコンピュータにおいて、前記フラッシュメモリに対す
る書き換え処理手順のプログラムを格納する書き換えプ
ログラム領域と、外部記憶手段または、前記書き換えプ
ログラム領域に格納された書き換え用のプログラムを前
記フラッシュメモリに書き込む際に、前記フラッシュメ
モリの一部にフラグ領域を設け、書き換え処理の複数の
段階の終了判定または良否の判定を行い、その結果を前
記フラグ領域に記録する制御装置とを有し、 前記制御装
置は、書き換え処理の最後の段階では書き換え処理が正
常に終了した場合の期待値を前記フラグ領域に記録し、
書き換え処理の最初の段階では前記期待値を変更する記
録を行うことを特徴とする。
【００２３】本発明の他の形態によるフラッシュメモリ
を備えたマイクロコンピュータは、フラッシュメモリを
備え、該フラッシュメモリに格納されるプログラムの書
き換えを行うセルフプログラミング機能を持ったマイク
ロコンピュータにおいて、前記フラッシュメモリに対す
る書き換え処理手順のプログラムを格納する書き換えプ
ログラム領域と、外部記憶手段または、前記書き換えプ
ログラム領域に格納された書き換え用のプログラムを前
記フラッシュメモリに書き込む際に、前記フラッシュメ
モリの一部に複数のフラグ領域を設ける書き換え手段
と、書き換え処理の複数の段階の終了判定または良否の
判定を行い、各段階の終了判定または良否の判定の結果
を前記書き換え手段を介して前記フラグ領域に漸次更新
して記録する制御装置とを有することを特徴とする。
を備えたマイクロコンピュータは、フラッシュメモリを
備え、該フラッシュメモリに格納されるプログラムの書
き換えを行うセルフプログラミング機能を持ったマイク
ロコンピュータにおいて、前記フラッシュメモリに対す
る書き換え処理手順のプログラムを格納する書き換えプ
ログラム領域と、外部記憶手段または、前記書き換えプ
ログラム領域に格納された書き換え用のプログラムを前
記フラッシュメモリに書き込む際に、前記フラッシュメ
モリの一部に複数のフラグ領域を設ける書き換え手段
と、書き換え処理の複数の段階の終了判定または良否の
判定を行い、各段階の終了判定または良否の判定の結果
を前記書き換え手段を介して前記フラグ領域に漸次更新
して記録する制御装置とを有することを特徴とする。
【００２４】本発明の他の形態によるフラッシュメモリ
を備えたマイクロコンピュータは、フラッシュメモリを
備え、該フラッシュメモリに格納されるプログラムの書
き換えを行うセルフプログラミング機能を持ったマイク
ロコンピュータにおいて、 前記フラッシュメモリに対す
る書き換え処理手順のプログラムを格納する書き換えプ
ログラム領域と、 外部記憶手段または、前記書き換えプ
ログラム領域に格納された書き換え用のプログラムを前
記フラッシュメモリに書き込む際に、前記フラッシュメ
モリの一部に複数のフラグ領域を設ける書き換え手段
と、 書き換え処理の複数の段階の終了判定または良否の
判定を行い、各段階の終了判定または良否の判定の結果
を前記書き換え手段を介して前記フラグ領域に漸次更新
して記録する制御装置と、 書き換え終了後の電源投入時
に、各フラグ領域の読み出し値と予め保有するフラグ領
域の期待値を比較してその結果を前記制御手段に通知す
るフラグ状態通知手段とを有することを特徴とする。
を備えたマイクロコンピュータは、フラッシュメモリを
備え、該フラッシュメモリに格納されるプログラムの書
き換えを行うセルフプログラミング機能を持ったマイク
ロコンピュータにおいて、 前記フラッシュメモリに対す
る書き換え処理手順のプログラムを格納する書き換えプ
ログラム領域と、 外部記憶手段または、前記書き換えプ
ログラム領域に格納された書き換え用のプログラムを前
記フラッシュメモリに書き込む際に、前記フラッシュメ
モリの一部に複数のフラグ領域を設ける書き換え手段
と、 書き換え処理の複数の段階の終了判定または良否の
判定を行い、各段階の終了判定または良否の判定の結果
を前記書き換え手段を介して前記フラグ領域に漸次更新
して記録する制御装置と、 書き換え終了後の電源投入時
に、各フラグ領域の読み出し値と予め保有するフラグ領
域の期待値を比較してその結果を前記制御手段に通知す
るフラグ状態通知手段とを有することを特徴とする。
【００２５】これらの場合においても、フラッシュメモ
リには消去可能な１つの単位であり、それぞれデータ領
域およびフラグ領域を備えるブロックが複数設けられて
おり、 書き換え手段は、前記複数のブロックの各デー
タ領域を連続したアドレスにマッピングすることとして
もよい。 本発明によるフラッシュメモリは、格納するプ
ログラムの内容が書き換えられて使用されるフラッシュ
メモリであって、 書き換え処理の複数の段階の終了判定
または良否の判定の結果を漸次更新して記録するための
フラグ領域領域を有することを特徴とする。本発明の他
の形態によるフラッシュメモリは、格納するプログラム
の内容が書き換えられて使用されるフラッシュメモリで
あって、書き換え処理の最後の段階では書き換え処理が
正常に終了した場合の期待値が記録され、書き換え処理
の最初の段階では前記期待値が変更される記録が行われ
るフラグ領域領域を有することを特徴とする。本発明の
フラッシュメモリへのプログラム格納方法は、フラッシ
ュメモリを備え、該フラッシュメモリに格納されるプロ
グラムの書き換えを行うセルフプログラミング機能を持
ったマイクロコンピュータにおけるフラッシュメモリへ
のプログラム格納方法において、書き換え用のプログラ
ムを前記フラッシュメモリに書き込む際に、前記フラッ
シュメモリの一部に複数のフラグ領域を設け、書き換え
処理の複数の段階の終了判定または良否の判定を行い、
各段階の終了判定または良否の判定の結果を前記フラグ
領域に漸次更新して記録することを特徴とする。
リには消去可能な１つの単位であり、それぞれデータ領
域およびフラグ領域を備えるブロックが複数設けられて
おり、 書き換え手段は、前記複数のブロックの各デー
タ領域を連続したアドレスにマッピングすることとして
もよい。 本発明によるフラッシュメモリは、格納するプ
ログラムの内容が書き換えられて使用されるフラッシュ
メモリであって、 書き換え処理の複数の段階の終了判定
または良否の判定の結果を漸次更新して記録するための
フラグ領域領域を有することを特徴とする。本発明の他
の形態によるフラッシュメモリは、格納するプログラム
の内容が書き換えられて使用されるフラッシュメモリで
あって、書き換え処理の最後の段階では書き換え処理が
正常に終了した場合の期待値が記録され、書き換え処理
の最初の段階では前記期待値が変更される記録が行われ
るフラグ領域領域を有することを特徴とする。本発明の
フラッシュメモリへのプログラム格納方法は、フラッシ
ュメモリを備え、該フラッシュメモリに格納されるプロ
グラムの書き換えを行うセルフプログラミング機能を持
ったマイクロコンピュータにおけるフラッシュメモリへ
のプログラム格納方法において、書き換え用のプログラ
ムを前記フラッシュメモリに書き込む際に、前記フラッ
シュメモリの一部に複数のフラグ領域を設け、書き換え
処理の複数の段階の終了判定または良否の判定を行い、
各段階の終了判定または良否の判定の結果を前記フラグ
領域に漸次更新して記録することを特徴とする。
【００２６】「作用」上記のように構成される本発明に
おいては、フラッシュメモリの一部をフラッシュメモリ
の書き換え処理の進行状況を記録するフラグとして使用
している。フラッシュメモリのプログラムを実行する際
には、フラグの内容を確認することにより書き換え処理
の進行状況を把握することができるので、フラッシュメ
モリの書き換え処理の中断による書込不良を確実かつ迅
速に検出することができる。
おいては、フラッシュメモリの一部をフラッシュメモリ
の書き換え処理の進行状況を記録するフラグとして使用
している。フラッシュメモリのプログラムを実行する際
には、フラグの内容を確認することにより書き換え処理
の進行状況を把握することができるので、フラッシュメ
モリの書き換え処理の中断による書込不良を確実かつ迅
速に検出することができる。
【００２７】
【発明の実施の形態】次に、本発明の実施例について、
図面を参照して説明する。
図面を参照して説明する。
【００２８】図１は本発明の一実施例の構成を示すブロ
ック図である。本実施例は、マイクロコンピュータ１、
ＣＰＵ（制御手段）２、書き換えプログラム領域３、フ
ラッシュ領域４、および、フラッシュ領域４の書き換え
を行う書き換え手段５、各処理の一時的なデータを格納
するためのＲＡＭ６およびこれらの間を接続する通信手
段７から構成されている。
ック図である。本実施例は、マイクロコンピュータ１、
ＣＰＵ（制御手段）２、書き換えプログラム領域３、フ
ラッシュ領域４、および、フラッシュ領域４の書き換え
を行う書き換え手段５、各処理の一時的なデータを格納
するためのＲＡＭ６およびこれらの間を接続する通信手
段７から構成されている。
【００２９】図２は、フラッシュ領域４の構成を示す図
であり、図２（Ａ）は物理的な構成を示し、図２（Ｂ）
は論理的な構成を示している。
であり、図２（Ａ）は物理的な構成を示し、図２（Ｂ）
は論理的な構成を示している。
【００３０】フラッシュ領域４には、消去可能な１つの
単位であるブロックが複数設けられており、各ブロック
は、書き換え処理の履歴を格納するフラグ領域と、プロ
グラムやデータテーブルなどを格納するデータ領域から
構成されている。ここでは、データ領域１およびフラグ
領域１から構成されるブロック１に１０１の符号を付
し、データ領域２およびフラグ領域２から構成されるブ
ロック２に１０２の符号を付している。
単位であるブロックが複数設けられており、各ブロック
は、書き換え処理の履歴を格納するフラグ領域と、プロ
グラムやデータテーブルなどを格納するデータ領域から
構成されている。ここでは、データ領域１およびフラグ
領域１から構成されるブロック１に１０１の符号を付
し、データ領域２およびフラグ領域２から構成されるブ
ロック２に１０２の符号を付している。
【００３１】また、図２（Ｂ）に示すように、論理的な
アドレスにおいて、各データ領域は、連続した空間にマ
ッピングされている。
アドレスにおいて、各データ領域は、連続した空間にマ
ッピングされている。
【００３２】図３は、電源投入時における本実施例の動
作を示すフローチャートであり、以下に、本実施例の動
作について図３を参照して説明する。
作を示すフローチャートであり、以下に、本実施例の動
作について図３を参照して説明する。
【００３３】書き換えプログラム領域３はフラッシュ領
域４の書き換えを行うプログラムを格納するもので、図
３における点線の右側は、フラッシュ領域４上に格納さ
れたプログラムによる処理であり、点線の左側は、書き
換えプログラム領域３上に格納されたプログラムによる
処理である。
域４の書き換えを行うプログラムを格納するもので、図
３における点線の右側は、フラッシュ領域４上に格納さ
れたプログラムによる処理であり、点線の左側は、書き
換えプログラム領域３上に格納されたプログラムによる
処理である。
【００３４】電源が投入されると、まず、各部を初期状
態に設定する初期設定処理が行われる（ステップＡ
１）。 初期設定処理後、フラッシュ領域４についての
書き換え要求の有無を調べ（ステップＡ２）、フラッシ
ュ領域４についての書き換え要求がある場合にはこれを
実行し（ステップＡ３）、フラッシュ領域４についての
書き換え要求が無い場合には、フラッシュ領域４の書き
換え処理が正常になされたかを判定する（ステップＡ
４）。
態に設定する初期設定処理が行われる（ステップＡ
１）。 初期設定処理後、フラッシュ領域４についての
書き換え要求の有無を調べ（ステップＡ２）、フラッシ
ュ領域４についての書き換え要求がある場合にはこれを
実行し（ステップＡ３）、フラッシュ領域４についての
書き換え要求が無い場合には、フラッシュ領域４の書き
換え処理が正常になされたかを判定する（ステップＡ
４）。
【００３５】ステップＡ４におけるフラッシュ領域の書
き換え処理の正常性の判定は、図２（Ａ）に示したフラ
グ領域が期待値であるかどうかにより行われ、正常でな
いと判断された場合にはエラー処理を行い（ステップＡ
５）、正常であると判断された場合には、フラッシュ領
域４上に格納されたプログラムによる通常処理を実行す
る（ステップＡ６）。
き換え処理の正常性の判定は、図２（Ａ）に示したフラ
グ領域が期待値であるかどうかにより行われ、正常でな
いと判断された場合にはエラー処理を行い（ステップＡ
５）、正常であると判断された場合には、フラッシュ領
域４上に格納されたプログラムによる通常処理を実行す
る（ステップＡ６）。
【００３６】ステップＡ３における書き換え処理におい
て、書き換え処理に含まれる消去や書き込み等の各々の
処理が終了したときにその旨を示すフラグを変更する。
ステップＡ４において書き換え処理の正常性を判断する
ための期待値には書き換え処理により変更されるフラグ
が用いられる。
て、書き換え処理に含まれる消去や書き込み等の各々の
処理が終了したときにその旨を示すフラグを変更する。
ステップＡ４において書き換え処理の正常性を判断する
ための期待値には書き換え処理により変更されるフラグ
が用いられる。
【００３７】上記のようにして書き換えがなされたフラ
ッシュ領域の内容については、各フラグを検出すること
により、書き換えが正常になされたかを検出することが
できる。例えば、書き換え処理が途中で中断した場合、
中断した処理以前にフラグが継続するために期待値とは
異なる値となるため、フラッシュ領域４の書き換え処理
が中断されたことが検出される。
ッシュ領域の内容については、各フラグを検出すること
により、書き換えが正常になされたかを検出することが
できる。例えば、書き換え処理が途中で中断した場合、
中断した処理以前にフラグが継続するために期待値とは
異なる値となるため、フラッシュ領域４の書き換え処理
が中断されたことが検出される。
【００３８】このようにして、本実施例では、フラッシ
ュメモリの一部の書き換え処理の履歴を示すフラグを書
込処理の正常性の判断に使用することにより、フラッシ
ュメモリの書き換え途中で処理が中断した場合にこのこ
とを検出することが可能であり、プログラムの誤動作に
よるセットの破壊や事故を防止出来るものとなってい
る。
ュメモリの一部の書き換え処理の履歴を示すフラグを書
込処理の正常性の判断に使用することにより、フラッシ
ュメモリの書き換え途中で処理が中断した場合にこのこ
とを検出することが可能であり、プログラムの誤動作に
よるセットの破壊や事故を防止出来るものとなってい
る。
【００３９】次に、上述した本実施例の動作についてさ
らに詳細に説明する。
らに詳細に説明する。
【００４０】図４はフラッシュ領域４の構成を詳細に示
す図であり、図４（Ａ）は物理的な構成を示し、図４
（Ｂ）は論理的な構成を示している。図４においては、
図２に示したものに、アドレスの割り当て例を説明する
ための書き換えプログラム領域３と、各処理の一時的な
データを格納するためのＲＡＭ６を加えたものである。
書き換えプログラム領域３は、フラッシュ領域４を書き
換えるためのプログラムを格納している。フラッシュ領
域４は通常動作時のプログラムを格納するもので、フラ
ッシュ領域４に格納されるプログラムを変更することに
より、本実施例を用いるシステムの機能を向上すること
やプログラムの不具合を修正することができる。
す図であり、図４（Ａ）は物理的な構成を示し、図４
（Ｂ）は論理的な構成を示している。図４においては、
図２に示したものに、アドレスの割り当て例を説明する
ための書き換えプログラム領域３と、各処理の一時的な
データを格納するためのＲＡＭ６を加えたものである。
書き換えプログラム領域３は、フラッシュ領域４を書き
換えるためのプログラムを格納している。フラッシュ領
域４は通常動作時のプログラムを格納するもので、フラ
ッシュ領域４に格納されるプログラムを変更することに
より、本実施例を用いるシステムの機能を向上すること
やプログラムの不具合を修正することができる。
【００４１】フラッシュ領域４の書き換えは、書き換え
プログラム領域（ＲＯＭ）３に格納されているプログラ
ムに従ったＣＰＵ２の制御により、書き換え手段５を用
いて行われるもので、通信手段７により受け取られるプ
ログラムコードへ書き換えが行われる。
プログラム領域（ＲＯＭ）３に格納されているプログラ
ムに従ったＣＰＵ２の制御により、書き換え手段５を用
いて行われるもので、通信手段７により受け取られるプ
ログラムコードへ書き換えが行われる。
【００４２】ＲＡＭ６は、通常プログラム動作中、ある
いは、書き換えプログラム領域３を書き換えるときなど
に一時的にデータの格納を行う。
いは、書き換えプログラム領域３を書き換えるときなど
に一時的にデータの格納を行う。
【００４３】図４に示す例は、ＲＡＭ６、書き換えプロ
グラム領域３、フラッシュ領域４をブロック数を３ブロ
ック、各８Ｋバイトのデータ領域及び各１バイトのフラ
グ領域とした場合の例であるが、プログラムの作成を容
易とするために、図４（Ｂ）に示すように各メモリ領域
をマップすることによりフラッシュ領域４内にデータ領
域を連続的にとることができる。
グラム領域３、フラッシュ領域４をブロック数を３ブロ
ック、各８Ｋバイトのデータ領域及び各１バイトのフラ
グ領域とした場合の例であるが、プログラムの作成を容
易とするために、図４（Ｂ）に示すように各メモリ領域
をマップすることによりフラッシュ領域４内にデータ領
域を連続的にとることができる。
【００４４】図５は、フラグ領域２の構成を示す図であ
る。
る。
【００４５】フラッシュＥＥＰＲＯＭやＥＰＲＯＭの一
般的な特徴として、書き込み時に書き込み値に変更され
なかったビットを、後に再度書き込みを行うことによ
り、変更可能な構成となっている。
般的な特徴として、書き込み時に書き込み値に変更され
なかったビットを、後に再度書き込みを行うことによ
り、変更可能な構成となっている。
【００４６】たとえば、各ビット消去により“０”、書
き込みにより“１”へと変更される構成の場合、０ビッ
ト目のみを一旦“１”に書き込んだ後、残りのビットを
後に“１”へと書き込むことが可能である。ただし、一
旦“１”を書き込んだビットは書き込みにより“０”に
戻すことは出来ない。
き込みにより“１”へと変更される構成の場合、０ビッ
ト目のみを一旦“１”に書き込んだ後、残りのビットを
後に“１”へと書き込むことが可能である。ただし、一
旦“１”を書き込んだビットは書き込みにより“０”に
戻すことは出来ない。
【００４７】図５で挙げた例ではこのことを利用し、各
フラグを１書き込み単位である１バイト内に割り当てた
例である。ＢＩＴ７〜ＢＩＴ０のそれぞれには、ベリフ
ァイエラーフラグ、ブランクエラーフラグ、書き換え終
了フラグ、ベリファイ終了フラグ、書込終了フラグ、ブ
ランクチェック終了フラグ、消去終了フラグ、書き換え
開始フラグが割り当てられている。
フラグを１書き込み単位である１バイト内に割り当てた
例である。ＢＩＴ７〜ＢＩＴ０のそれぞれには、ベリフ
ァイエラーフラグ、ブランクエラーフラグ、書き換え終
了フラグ、ベリファイ終了フラグ、書込終了フラグ、ブ
ランクチェック終了フラグ、消去終了フラグ、書き換え
開始フラグが割り当てられている。
【００４８】フラッシュメモリのセルの構造によって
は、書き込みを行うことにより劣化が生じる場合もある
が、フラグ領域のみ書き込みの回数が増えセルの寿命を
縮めるので、このような場合には、１バイト毎など書き
込み単位の大きさでフラグの意味付けを割り当てても良
い。
は、書き込みを行うことにより劣化が生じる場合もある
が、フラグ領域のみ書き込みの回数が増えセルの寿命を
縮めるので、このような場合には、１バイト毎など書き
込み単位の大きさでフラグの意味付けを割り当てても良
い。
【００４９】各フラグの割り当ては、最低限書き換え開
始フラグおよび書き換え終了フラグが有れば本発明の第
一の目的を果たすことが可能であるが、より細かな履歴
を残すことにより、書き換えの中断を検出した後、再度
書き込みを行う場合において、中断した後の処理から書
き換え処理を続行することにより、再書き換えを効率よ
く行うことも可能となる。
始フラグおよび書き換え終了フラグが有れば本発明の第
一の目的を果たすことが可能であるが、より細かな履歴
を残すことにより、書き換えの中断を検出した後、再度
書き込みを行う場合において、中断した後の処理から書
き換え処理を続行することにより、再書き換えを効率よ
く行うことも可能となる。
【００５０】図６は、図５に示したフラグ領域の書き換
え処理の動作を示すフローチャートであり、以下に書き
換え処理について図６を参照して説明する。なお、フラ
ッシュメモリは消去により“０”に、書き込みにより
“１”に変更されるものとして説明を行う。
え処理の動作を示すフローチャートであり、以下に書き
換え処理について図６を参照して説明する。なお、フラ
ッシュメモリは消去により“０”に、書き込みにより
“１”に変更されるものとして説明を行う。
【００５１】図６において、書き換え処理を開始する時
点では、フラグ領域は書き換えが正常に終了した場合の
期待値である“００１１１１１０”となっており、まず
書き換え処理を開始したことを示す書き換え開始フラグ
をセットするためフラグ領域に書き込みを行い、フラグ
領域の値を“００１１１１１１”に変更することが行わ
れる（ステップＢ１）。
点では、フラグ領域は書き換えが正常に終了した場合の
期待値である“００１１１１１０”となっており、まず
書き換え処理を開始したことを示す書き換え開始フラグ
をセットするためフラグ領域に書き込みを行い、フラグ
領域の値を“００１１１１１１”に変更することが行わ
れる（ステップＢ１）。
【００５２】上記の書き換え開始フラグのセットによ
り、現在書き換えプログラム領域３に格納されているプ
ログラムはすでに期待されるものとは異なるため、書き
換え処理の初期段階で中断した場合でも書き換え処理が
中断したことを検出できる。
り、現在書き換えプログラム領域３に格納されているプ
ログラムはすでに期待されるものとは異なるため、書き
換え処理の初期段階で中断した場合でも書き換え処理が
中断したことを検出できる。
【００５３】次に、書き換え領域の消去が行われるが
（ステップＢ２）、フラグ領域も消去されるために特に
フラグ領域を特に指定して変更することなく、フラグ領
域は“００００００００”とされる。
（ステップＢ２）、フラグ領域も消去されるために特に
フラグ領域を特に指定して変更することなく、フラグ領
域は“００００００００”とされる。
【００５４】その後、消去が終了したことを示す消去終
了フラグをセットし（ステップＢ３）、フラグ領域を
“００００００１０”とする。
了フラグをセットし（ステップＢ３）、フラグ領域を
“００００００１０”とする。
【００５５】つづいて、消去が完全に行われたかどうか
を確認するためデータ領域のブランクチェックを行い
（ステップＢ４）、その後ブランクチェックの結果を確
認する（ステップＢ５）。ブランクチェックにて不一致
が発生した場合ブランクエラーフラグをセットするが
（ステップＢ６）、再度消去の処理からやり直しても良
い。
を確認するためデータ領域のブランクチェックを行い
（ステップＢ４）、その後ブランクチェックの結果を確
認する（ステップＢ５）。ブランクチェックにて不一致
が発生した場合ブランクエラーフラグをセットするが
（ステップＢ６）、再度消去の処理からやり直しても良
い。
【００５６】ブランクチェックが正常に終了した場合に
はブランクチェック終了フラグをセットし（ステップＢ
７）、フラグ領域を“０００００１１０”とした後、引
き続き書き込み処理を行う（ステップＢ８）。
はブランクチェック終了フラグをセットし（ステップＢ
７）、フラグ領域を“０００００１１０”とした後、引
き続き書き込み処理を行う（ステップＢ８）。
【００５７】書き込み終了後、書き込み終了フラグをセ
ットし（ステップＢ９）、フラグ領域を“００００１１
１０”に変更し、正常に書き込まれたかの確認のための
ベリファイ処理を行う（ステップＢ１０）。
ットし（ステップＢ９）、フラグ領域を“００００１１
１０”に変更し、正常に書き込まれたかの確認のための
ベリファイ処理を行う（ステップＢ１０）。
【００５８】続いて、ベリファイ処理の結果を確認する
（ステップＢ１１）。ベリファイの結果、正常に書き込
まれていることが確認された場合には、正常に書き込ま
れていなかったことが確認された場合には、ベリファイ
エラーフラグをセットする（ステップＢ１２）が、再度
書き込みを行うこととしても良い。
（ステップＢ１１）。ベリファイの結果、正常に書き込
まれていることが確認された場合には、正常に書き込ま
れていなかったことが確認された場合には、ベリファイ
エラーフラグをセットする（ステップＢ１２）が、再度
書き込みを行うこととしても良い。
【００５９】ベリファイの結果、正常終了後ベリファイ
終了フラグおよび書き換え終了フラグをセットし（ステ
ップＢ１３，Ｂ１４）、書き換え処理を終了する。
終了フラグおよび書き換え終了フラグをセットし（ステ
ップＢ１３，Ｂ１４）、書き換え処理を終了する。
【００６０】以上説明を行ったように本実施例において
は、書き換え処理の各ステップが終了するごとにそれぞ
れのステップが終了したことを示す履歴をフラグ領域に
記録しているので、通常プログラム起動時に、フラッシ
ュ領域４のフラグ領域を確認することにより書き換え処
理が正常に終了したか、どの段階の処理で中断したかを
検出することができる。
は、書き換え処理の各ステップが終了するごとにそれぞ
れのステップが終了したことを示す履歴をフラグ領域に
記録しているので、通常プログラム起動時に、フラッシ
ュ領域４のフラグ領域を確認することにより書き換え処
理が正常に終了したか、どの段階の処理で中断したかを
検出することができる。
【００６１】図７は、本発明の第２の実施例の構成を示
す図であり、以下に図７を参照して本発明の第２の実施
例について説明する。
す図であり、以下に図７を参照して本発明の第２の実施
例について説明する。
【００６２】本実施例は第１の実施例においては、ＣＰ
Ｕ２の負担を低減することを目的として、単に書き換え
作業を行っていた書き換え手段５の構成を異なるものと
したことにある。この他の構成は図１に示した第１の実
施例と同様であるため、図１と同じ番号を付して説明は
省略する。
Ｕ２の負担を低減することを目的として、単に書き換え
作業を行っていた書き換え手段５の構成を異なるものと
したことにある。この他の構成は図１に示した第１の実
施例と同様であるため、図１と同じ番号を付して説明は
省略する。
【００６３】本実施例における書き換え手段５は、書き
換え制御回路８、データ保持手段９、書き換え状態保持
手段１０、マルチプレクサ（ＭＰＸ）１１から構成され
ている。
換え制御回路８、データ保持手段９、書き換え状態保持
手段１０、マルチプレクサ（ＭＰＸ）１１から構成され
ている。
【００６４】書き換え制御回路８は、フラッシュ領域４
内の書き換え領域指定の制御、書き込み、消去などフラ
ッシュ領域４に対する書き換えの制御などを、データ保
持手段９、書き換え状態保持手段１０およびマルチプレ
クサ１１を用いて行うもので、書き換え対象としている
ブロックのアドレス情報とそのフラグのアドレス情報を
マルチプレクサ１１へ出力する。
内の書き換え領域指定の制御、書き込み、消去などフラ
ッシュ領域４に対する書き換えの制御などを、データ保
持手段９、書き換え状態保持手段１０およびマルチプレ
クサ１１を用いて行うもので、書き換え対象としている
ブロックのアドレス情報とそのフラグのアドレス情報を
マルチプレクサ１１へ出力する。
【００６５】データ保持手段９は、フラッシュ領域４内
のデータ領域の書き込みデータを保持するもので、書き
換え制御回路８の制御により書き込みデータをマルチプ
レクサ１１へ出力する。
のデータ領域の書き込みデータを保持するもので、書き
換え制御回路８の制御により書き込みデータをマルチプ
レクサ１１へ出力する。
【００６６】書き換え状態保持手段１０は、書き換え処
理における各処理段階に関する情報および書き換え対象
としているブロックの情報とを保持する。
理における各処理段階に関する情報および書き換え対象
としているブロックの情報とを保持する。
【００６７】マルチプレクサ１１は、書き換え制御回路
８の制御により、データ領域に対する書き込み時にはデ
ータ保持回路９の出力を選択してフラッシュ領域４に対
して出力し、フラグ領域に対する書き込み時には、書き
換え状態保持手段１０の出力値を選択し、フラッシュ領
域４に対して出力する。
８の制御により、データ領域に対する書き込み時にはデ
ータ保持回路９の出力を選択してフラッシュ領域４に対
して出力し、フラグ領域に対する書き込み時には、書き
換え状態保持手段１０の出力値を選択し、フラッシュ領
域４に対して出力する。
【００６８】書き換え状態保持手段１０の、マルチプレ
クサ１１に対する出力値は、書き換え処理の各処理の終
了時にフラグ領域に書き込まれる値になっており、次の
処理段階に進むごとに書き換え制御回路８により更新さ
れる。
クサ１１に対する出力値は、書き換え処理の各処理の終
了時にフラグ領域に書き込まれる値になっており、次の
処理段階に進むごとに書き換え制御回路８により更新さ
れる。
【００６９】以上説明したように、本実施例におけるフ
ラグ領域に対する書き換えは書き換え状態保持手段１０
に格納されているアドレス情報の内容に従って書き換え
制御回路８により行われる。ＣＰＵ２は書き換え動作の
開始や、書込内容の判定については行うが、各フラグ領
域を特定のアドレスに割り当てる必要が無い。これによ
りＣＰＵ２の負担が低減され、他の処理を行うことが可
能となっており、処理効率が向上したものとなってい
る。
ラグ領域に対する書き換えは書き換え状態保持手段１０
に格納されているアドレス情報の内容に従って書き換え
制御回路８により行われる。ＣＰＵ２は書き換え動作の
開始や、書込内容の判定については行うが、各フラグ領
域を特定のアドレスに割り当てる必要が無い。これによ
りＣＰＵ２の負担が低減され、他の処理を行うことが可
能となっており、処理効率が向上したものとなってい
る。
【００７０】図７には上記の各構成要件の他にフラグ状
態通知手段７０が示されている。フラグ状態通知手段７
０は、書き換え終了後の電源投入時に、各フラグ領域の
読み出し値と予め保有するフラグ領域の期待値を比較
し、割り込みなどによって、フラッシュ領域の書き換え
が正常に行われたかをＣＰＵ２に通知するものである。
通常、この比較動作は、ＣＰＵ２によってなされるが、
このような構成とした場合にはＣＰＵ２が比較動作を行
う必要がなくなり、さらに処理効率を向上することがで
きる。
態通知手段７０が示されている。フラグ状態通知手段７
０は、書き換え終了後の電源投入時に、各フラグ領域の
読み出し値と予め保有するフラグ領域の期待値を比較
し、割り込みなどによって、フラッシュ領域の書き換え
が正常に行われたかをＣＰＵ２に通知するものである。
通常、この比較動作は、ＣＰＵ２によってなされるが、
このような構成とした場合にはＣＰＵ２が比較動作を行
う必要がなくなり、さらに処理効率を向上することがで
きる。
【００７１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００７２】第１の効果はフラッシュ領域の書き換え処
理時にフラグ領域に書き換え処理の履歴の書き込みを行
い、フラッシュ領域上のプログラムに処理を移す前に、
書き換え処理が正常に終了したかの確認をフラグを参照
するだけで確実かつ迅速に行うことができるため、書き
換え処理の中断による誤動作を防止し、セットの破壊や
致命的な事故を防止することができる効果がある。
理時にフラグ領域に書き換え処理の履歴の書き込みを行
い、フラッシュ領域上のプログラムに処理を移す前に、
書き換え処理が正常に終了したかの確認をフラグを参照
するだけで確実かつ迅速に行うことができるため、書き
換え処理の中断による誤動作を防止し、セットの破壊や
致命的な事故を防止することができる効果がある。
【００７３】第２の効果は書き換え処理の開始段階で、
書き換え処理の履歴を残すことが可能であるので、消去
処理などの書き換え処理の初期段階での中断でも検出す
ることができる効果がある。
書き換え処理の履歴を残すことが可能であるので、消去
処理などの書き換え処理の初期段階での中断でも検出す
ることができる効果がある。
【００７４】第３の効果は書き換え処理の各処理でそれ
ぞれの処理を終了した履歴を残すことが可能であるの
で、書き換え処理中断後、再度書き換えを行う際、中断
した直後の処理から再開することができる効果がある。
ぞれの処理を終了した履歴を残すことが可能であるの
で、書き換え処理中断後、再度書き換えを行う際、中断
した直後の処理から再開することができる効果がある。
【００７５】第４の効果は、データ領域を連続したアド
レスになるよう、構成することにより、プログラム作成
を容易にすることができる効果がある。
レスになるよう、構成することにより、プログラム作成
を容易にすることができる効果がある。
【００７６】また、プログラム実行のためフラッシュメ
モリからＲＡＭへプログラムの転送を行う従来の構成に
対しては、プログラム実行のためのＲＡＭのコストを削
減し、通常処理プログラムの起動時間を削減することが
できる効果がある。
モリからＲＡＭへプログラムの転送を行う従来の構成に
対しては、プログラム実行のためのＲＡＭのコストを削
減し、通常処理プログラムの起動時間を削減することが
できる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中のフラッシュ領域４の構成を示す図であ
り、（Ａ）は物理的な構成を示し、（Ｂ）は論理的な構
成を示している。
り、（Ａ）は物理的な構成を示し、（Ｂ）は論理的な構
成を示している。
【図３】電源投入時における実施例の動作を示すフロー
チャートである。
チャートである。
【図４】フラッシュ領域４の構成を詳細に示す図であ
り、（Ａ）は物理的な構成を示し、（Ｂ）は論理的な構
成を示している。
り、（Ａ）は物理的な構成を示し、（Ｂ）は論理的な構
成を示している。
【図５】フラグ領域２の構成を示す図である。
【図６】図５に示したフラグ領域の書き換え処理の動作
を示すフローチャートである。
を示すフローチャートである。
【図７】本発明の第２の実施例の構成を示す図である。
【図８】従来例の説明図である。
【図９】従来例の説明図である。
【図１０】従来例の説明図である。
１ マイクロコンピュータ ２ ＣＰＵ ３ 書き換えプログラム領域 ４ フラッシュ領域 ５ 書き換え手段 ６ ＲＡＭ ７ 通信手段
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６０１Ｑ (56)参考文献 特開 平10−124403（ＪＰ，Ａ) 特開 平10−177527（ＪＰ，Ａ) 特開 平７−281962（ＪＰ，Ａ) 特開 平10−11277（ＪＰ，Ａ) 特開 平８−6865（ＪＰ，Ａ) 特開 平10−161942（ＪＰ，Ａ) 特開 平10−254694（ＪＰ，Ａ) 特開 平６−274409（ＪＰ，Ａ) 特開 平８−6865（ＪＰ，Ａ) 米国特許5734816（ＵＳ，Ａ) 欧州特許出願公開825530（ＥＰ，Ａ ２) 欧州特許出願公開615184（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 - 12/16 G06F 9/06 G06F 15/78 G11C 16/00 - 16/06
Claims (9)
- 【請求項１】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピュータにお
いて、 前記フラッシュメモリに対する書き換え処理手順のプロ
グラムを格納する書き換えプログラム領域と、 外部記憶手段または、前記書き換えプログラム領域に格
納された書き換え用のプログラムを前記フラッシュメモ
リに書き込む際に、前記フラッシュメモリの一部にフラ
グ領域を設け、書き換え処理の複数の段階の終了判定ま
たは良否の判定を行い、各段階の終了判定または良否の
判定の結果を前記フラグ領域に漸次更新して記録する制
御装置とを有することを特徴とするフラッシュメモリを
備えたマイクロコンピュータ。 - 【請求項２】 請求項１記載のフラッシュメモリを備え
たマイクロコンピュータにおいて、 フラッシュメモリには消去可能な１つの単位であり、そ
れぞれデータ領域およびフラグ領域を備えるブロックが
複数設けられており、 制御装置は、前記複数のブロックの各データ領域を連続
したアドレスにマッピングすることを特徴とするフラッ
シュメモリを備えたマイクロコンピュータ。 - 【請求項３】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピ ュータにおいて、前記フラッシュメモリに対する書き換
え処理手順のプログラムを格納する書き換えプログラム
領域と、 外部記憶手段または、前記書き換えプログラム領域に格
納された書き換え用のプログラムを前記フラッシュメモ
リに書き込む際に、前記フラッシュメモリの一部にフラ
グ領域を設け、書き換え処理の複数の段階の終了判定ま
たは良否の判定を行い、その結果を前記フラグ領域に記
録する制御装置とを有し、 前記制御装置は、書き換え処理の最後の段階では書き換
え処理が正常に終了した場合の期待値を前記フラグ領域
に記録し、書き換え処理の最初の段階では前記 期待値を
変更する記録を行う ことを特徴とするフラッシュメモリ
を備えたマイクロコンピュータ。 - 【請求項４】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピュータにお
いて、 前記フラッシュメモリに対する書き換え処理手順のプロ
グラムを格納する書き換えプログラム領域と、 外部記憶手段または、前記書き換えプログラム領域に格
納された書き換え用のプログラムを前記フラッシュメモ
リに書き込む際に、前記フラッシュメモリの一部に複数
のフラグ領域を設ける書き換え手段と、 書き換え処理の複数の段階の終了判定または良否の判定
を行い、各段階の終了判定または良否の判定の結果を前
記書き換え手段を介して前記フラグ領域に漸次更新して
記録する制御装置とを有することを特徴とするフラッシ
ュメモリを備えたマイクロコンピュータ。 - 【請求項５】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピュータにお
いて、 前記フラッシュメモリに対する書き換え処理手順のプロ
グラムを格納する書き換えプログラム領域と、 外部記憶手段または、前記書き換えプログラム領域に格
納された書き換え用のプログラムを前記フラッシュメモ
リに書き込む際に、前記フラッシュメモリの一部に複数
のフラグ領域を設ける書き換え手段と、 書き換え処理の複数の段階の終了判定または良否の判定
を行い、各段階の終了判定または良否の判定の結果を前
記書き換え手段を介して前記フラグ領域に漸次更新して
記録する制御装置と、 書き換え終了後の電源投入時に、各フラグ領域の読み出
し値と予め保有するフラグ領域の期待値を比較してその
結果を前記制御手段に通知するフラグ状態通知手段とを
有することを特徴とするフラッシュメモリを備えたマイ
クロコンピュータ。 - 【請求項６】 請求項４または請求項５記載のフラッシ
ュメモリを備えたマイクロコンピュータにおいて、 フラッシュメモリには消去可能な１つの単位であり、そ
れぞれデータ領域およびフラグ領域を備えるブロックが
複数設けられており、 書き換え手段は、前記複数のブロックの各データ領域を
連続したアドレスにマッピングすることを特徴とするフ
ラッシュメモリを備えたマイクロコンピュータ。 - 【請求項７】 格納するプログラムの内容が書き換えら
れて使用されるフラッシュメモリであって、 書き換え処理の複数の段階の終了判定または良否の判定
の結果を漸次更新して記録するためのフラグ領域領域を
有することを特徴とするフラッシュメモリ 。 - 【請求項８】 格納するプログラムの内容が書き換えら
れて使用されるフラッシュメモリであって、 書き換え処理の最後の段階では書き換え処理が正常に終
了した場合の期待値が記録され、書き換え処理の最初の
段階では前記期待値が変更される記録が行われるフラグ
領域領域を有することを特徴とするフラッシュメモリ 。 - 【請求項９】 フラッシュメモリを備え、該フラッシュ
メモリに格納されるプログラムの書き換えを行うセルフ
プログラミング機能を持ったマイクロコンピュータにお
けるフラッシュメモリへのプログラム格納方法におい
て、 書き換え用のプログラムを前記フラッシュメモリに書き
込む際に、前記フラッシュメモリの一部に複数のフラグ
領域を設け、書き換え処理の複数の段階の終了判定また
は良否の判定を行い、各段階の終了判定または良否の判
定の結果を前記フラグ領域に漸次更新して記録すること
を特徴とするフラッシュメモリへのプログラム格納方
法。
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