JPH04153754A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶制御方式に関し、特にエラーを検出したデ
ータをハードウェアで訂正する記憶制御方式に間する。

〔従来の技術〕

従来の記憶制御方式は、記憶装置がらのデータ続出時に
エラー検出訂正回路でデータのチェックを行い、エラー
を検出した場合にはデータを修正した上で共通バスに送
出し、エラーの検出を共通制御装置に通知するようにな
っていた。

〔発明が解決しようとする課題〕

上述した従来の記憶制御方式は、エラーを検出した場合
にはデータを修正し、正しいデータを出力するが、記憶
部に書込まれているデータについては特に処置せず、エ
ラーの検出を共通制御装置に通知し、この共通制御装置
内のプログラムにより通常の動作中に割込み処理を行い
、新たに正しいデータをエラーを検出したアドレスに書
込むことでデータの修正を行うため、共通制御装置を使
用したプログラムの割込み処理のための時間が、通常の
動作処理に加わるため、共通制御装置の処理能力に影響
を与えることがあるという問題点がある。

本発明の目的は、共通＠御装置の処理能力に影響を与え
ずに、エラーの検出されたデータを正しいデータに書換
えすることができる記憶制御方式を提供することにある
。

〔課題を解決するための手段〕

本発明の記憶制御方式は、共通バスからアドレスを受信
し記憶手段に対して書込制御を行う記憶制御手段と、前
記記憶手段からのデータ続出時にこのデータのチェック
を行いエラーを検出し訂正するエラー検出訂正手段と、
前記エラー検出訂正手段がデータの内容にエラーを検出
したとき訂正後のデータを一時的に蓄積するエラー記憶
手段と、前記エラー記憶手段に対する制御機能と前記記
憶制御手段に対し前記訂正後のデータを再度前記記憶手
段に対して書込むよう命令する命令機能を持つエラー記
憶制御手段とを有する構成である。

本発明の記憶制御方式は、前記エラー記憶制御手段が前
記共通バスを監視し前記記憶制御手段に対する起動信号
のないことを確認後前記訂正後のデータを再度前記記憶
手段に対して書込むよう命令する命令機能と前記エラー
記憶手段にデータが存在する場合には前記エラー記憶制
御手段は前記エラー検出訂正手段を介して前記記憶制御
手段にデータの存在を表示する表示機能とを有し、前記
データの存在を表示されている前記記憶制御手段がデー
タの読出し要求のアドレスを受信すると前記エラー検出
訂正手段を介して前記エラー記憶制御手段に前記エラー
記憶手段の記憶しているデータのアドレスと受信したア
ドレスとを照合し一致する場合には該当アドレスのデー
タを読出し前記共通バスに出力するよう制御してもよい
。

本発明の記憶制御方式は、前記エラー検出訂正手段が前
記訂正後のデータを前記記憶手段に書込中に新たに発生
したデータを一時的に蓄積する機能を持つバッファ部を
前記共通バスと前記エラー訂正手段検出との間に設けて
もよい。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

共通バス１を介してアドレスコマンドを受信する記憶制
御部２は、アドレス情報３を上位と下位とに区分するセ
レクタ４に入力し、タイミング信号５を直接記憶部６に
入力している。セレクタ４の出力は記憶部６に入力して
いる。共通バス１との間にデータバッファ７を設けてデ
ータを授受するエラー検出訂正回Ｎ８は、記憶Ｍｉ６と
の間でデータ９とチェックビット１０とを授受し、記憶
制御部２との間で制御信号を授受する。エラー検出訂正
回路８との間でＭ御信号を授受するエラーレジスタ制御
回路１１は、エラーレジスタ１２を制御すると共に、共
通バス１の監視と、記憶制御部２に対する再書込命令１
３と動作終了信号１４との授受とを行う、エラーレジス
タ１２は、エラーレジスタ制御回路１工がら制御を受け
、訂正後の正しいデータとアドレス情報とを受信して記
憶し読出し消去する。

次に動作について説明する。

共通バス１から入力されたデータ信号の内アドレスコマ
ンドは記憶制御部２で、データはエラー検出訂正回路８
で受信される。記憶制御部２は、受信したアドレスコマ
ンドからアドレス情報３をセレクタ４に入力し、タイミ
ング信号５を直接記憶部６に入力する。セレクタ４は、
受信したアドレス情報３を上位と下位のアドレスに区分
し記憶部６に入力する。同時にデータを受信したエラー
検出訂正回路８は、データ９と新たに発生させたチェッ
クピット１０とに分けて記憶部６に入力し記憶させる。

次にデータを記憶部６から読出す場合には、読出しを指
定するアドレス情報３をセレクタ４を介して入力し、読
出し用のタイミング信号５を直接記憶部６に入力する。

記憶部６は、該当するデータ９とチェックピット１０と
をエラー検出訂正回路８に出力する。エラー検出訂正回
路８は、受信したデータ９とチェックピット１０とを確
認し、誤りがなければデータバッファ７を介し゛て共通
バス１に出力する。又、誤りが発見され、訂正が可能で
あれば訂正し、共通バス１を介して共通制御装置に出力
する。同時に、エラーレジスタ制御回路１１を起動し、
エラーレジスタ１２にアドレス情報３と訂正済のデータ
とを入力する。もし訂正が不可能であれば、外部に警報
を発する。同時に、共通バス１を介して共通制御装置に
データの訂正が不可能の通知を発する。エラーレジスタ
制御回路１１は、エラーレジスタ１２にデータが存在す
る場合にはエラー検出訂正回路８を介して記憶制御部２
にデータの存在を表示する表示機能を有している。記憶
制御部２は、データの存在が表示されている内にデータ
の読出し要求のアドレスを受信すると、エラー検出訂正
回路８を介してエラーレジスタ制御回路１１にエラーレ
ジスタ１２の記憶しているデータのアドレスと受信した
アドレスとの照合を要求し、一致する場合には該当アド
レスのデータを読出し共通バス１に出力するよう制御す
る。又、エラーレジスタ制御回路１１は、共通バス１を
監視し、記憶部６に対する制御のない空時間を検出する
と記憶制御部２に対して再書込命令１３を出力する。記
憶制御部２は、エラー検出訂正回路８を起動する。エラ
ー検出訂正回路８は、エラーレジスタ制御回路１１を起
動し、エラーレジスタ１２からアドレス情報３と訂正済
のデータとを読出し、読出したデータからデータ９と新
たに発生させたチェックピット１０とに分けて記憶部６
に出力し、起動完了の通知を記憶制御部２に対して行う
、記憶制御部２は、起動完了の通知を受信し、書込み用
のタイミング信号５を記憶部６に入力し動作終了信号１
４を送出する。

このとき、アドレス情報３は、記憶制御部２を介さず、
エラーレジスタ１２からセレクタ４を介して記憶部６に
入力される。これらの一連の動作が終了すれば、エラー
レジスタ１２内に記憶されていた該当するアドレス情報
３と訂正後の正しいデータとはすべて消去され、次のエ
ラー検出時に備える。

これらの一連の動作中、共通バス１上に記憶部６に対す
る制御が発生した場合は、記憶制御部２でアドレスコマ
ンドを受信し、データはデータバッファ７で保持してお
き、訂正動作終了後、前述の記憶部６に対する記憶動作
が実行される。

又、記憶部６に対する制御のない空時間が検出できず、
エラー検出が多発し、エラーレジスタ１２に空がなくな
った場合には、この時点で更にエラー検出すると、訂正
が不能である旨の警報を外部に出力すると共に、共通バ
スを介して図示されていない共通制御装置に通知する。

〔発明の効果〕

以上説明したように、本発明は、エラーの検出時にデー
タを修正した正しいデータを記憶しておくエラーレジス
タと記憶制御部に対し正しいデータを記憶部に書込むよ
う命令する命令機能を持つエラーレジスタ制御回路とを
設けることにより、共通制御装置の処理能力に影響を与
えずに、エラーの検出されたデータを正しいデータに書
換えすることができる効果が有る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・・・・共通バス、２・−・・・・記憶制御部、
３・・・・・・アドレス情報、４・・・・・・セレクタ
、５・・・・−・タイミング信号、６・・・・・・直接
記憶部、７・・・−・データバ・ンファ、８・・・・・
・エラー検出訂正回路、９・・・・・・データ、１０・
・・・・・チェックピット、１１・・・・・・エラーレ
ジスタ制御回路、１２・・・・・・エラーレジスタ、１
３・−・・・・再書込命令、１４・・・・・・動作終了
信号。 代理人　弁理士　　内　原　　晋 ±１囚

Claims (1)

1. 【特許請求の範囲】 １、共通バスからアドレスを受信し記憶手段に対して書
   込制御を行う記憶制御手段と、前記記憶手段からのデー
   タ読出時にこのデータのチェックを行いエラーを検出し
   訂正するエラー検出訂正手段と、前記エラー検出訂正手
   段がデータの内容にエラーを検出したとき訂正後のデー
   タを一時的に蓄積するエラー記憶手段と、前記エラー記
   憶手段に対する制御機能と前記記憶制御手段に対し前記
   訂正後のデータを再度前記記憶手段に対して書込むよう
   命令する命令機能を持つエラー記憶制御手段とを有する
   ことを特徴とする記憶制御方式。 ２、前記エラー記憶制御手段が前記共通バスを監視し前
   記記憶制御手段に対する起動信号のないことを確認後前
   記訂正後のデータを再度前記記憶手段に対して書込むよ
   う命令する命令機能と前記エラー記憶手段にデータが存
   在する場合には前記エラー記憶制御手段は前記エラー検
   出訂正手段を介して前記記憶制御手段にデータの存在を
   表示する表示機能とを有し、前記データの存在を表示さ
   れている前記記憶制御手段がデータの読出し要求のアド
   レスを受信すると前記エラー検出訂正手段を介して前記
   エラー記憶制御手段に前記エラー記憶手段の記憶してい
   るデータのアドレスと受信したアドレスとの照合を要求
   し一致する場合には該当アドレスのデータを読出し前記
   共通バスに出力するよう制御することを特徴とする請求
   項１記載の記憶制御方式。 ３、前記エラー検出訂正手段が前記訂正後のデータを前
   記記憶手段に書込中に新たに発生したデータを一時的に
   蓄積する機能を持つバッファ部を前記共通バスと前記エ
   ラー訂正手段検出との間に設けることを特徴とする請求
   項１または２記載の記憶制御方式。