JP2827520B2 - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JP2827520B2 JP2827520B2 JP3006734A JP673491A JP2827520B2 JP 2827520 B2 JP2827520 B2 JP 2827520B2 JP 3006734 A JP3006734 A JP 3006734A JP 673491 A JP673491 A JP 673491A JP 2827520 B2 JP2827520 B2 JP 2827520B2
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- JP
- Japan
- Prior art keywords
- data
- phase
- local memory
- transfer
- processor
- Prior art date
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はローカル・メモリを有す
る入出力制御装置に関し、特にローカル・メモリのアク
セス時の制御方式に関する。
る入出力制御装置に関し、特にローカル・メモリのアク
セス時の制御方式に関する。
【０００２】
【従来の技術】従来、ローカル・メモリを有する入出力
制御装置は、ローカル・メモリが内部バスを介してプロ
セッサとインタフェース制御回路とに接続され、どちら
のソースからでもアクセスできるような構成になってい
る。また、ローカル・メモリはプロセッサとインターフ
ェース制御回路との間でやりとりされる制御データを格
納する制御テーブルと、転送データが格納されるデータ
・バッファとを有している。
制御装置は、ローカル・メモリが内部バスを介してプロ
セッサとインタフェース制御回路とに接続され、どちら
のソースからでもアクセスできるような構成になってい
る。また、ローカル・メモリはプロセッサとインターフ
ェース制御回路との間でやりとりされる制御データを格
納する制御テーブルと、転送データが格納されるデータ
・バッファとを有している。
【０００３】上位装置から周辺装置にデータ転送を行う
場合、ハードウェア転送かファームウェア転送により上
位装置からのデータをローカル・メモリのデータ・バッ
ファに格納する。プロセッサは転送データの格納された
データ・バッファのアドレス及びその他の転送制御情報
を制御テーブルに書き込み、インターフェース制御回路
に対しての転送の起動をかけ、起動をかけられたインタ
ーフェース制御回路は制御テーブルの情報を基にデータ
・バッファ内の転送データを周辺装置に転送する。
場合、ハードウェア転送かファームウェア転送により上
位装置からのデータをローカル・メモリのデータ・バッ
ファに格納する。プロセッサは転送データの格納された
データ・バッファのアドレス及びその他の転送制御情報
を制御テーブルに書き込み、インターフェース制御回路
に対しての転送の起動をかけ、起動をかけられたインタ
ーフェース制御回路は制御テーブルの情報を基にデータ
・バッファ内の転送データを周辺装置に転送する。
【０００４】逆に、周辺装置から上位装置にデータ転送
を行う場合、プロセッサは制御テーブルに周辺装置から
の転送データを格納すべきデータ・バッファのアドレス
とその他の制御情報を書き込み、インターフェース制御
回路に起動をかける。インターフェース制御回路は、制
御テーブルの情報から指定されたアドレスのデータ・バ
ッファに転送データを書き込み、プロセッサに終了を報
告する。プロセッサはデータ・バッファに格納された転
送データをハードウェア転送かファームウェア転送を起
動することにより、上位装置に転送する。
を行う場合、プロセッサは制御テーブルに周辺装置から
の転送データを格納すべきデータ・バッファのアドレス
とその他の制御情報を書き込み、インターフェース制御
回路に起動をかける。インターフェース制御回路は、制
御テーブルの情報から指定されたアドレスのデータ・バ
ッファに転送データを書き込み、プロセッサに終了を報
告する。プロセッサはデータ・バッファに格納された転
送データをハードウェア転送かファームウェア転送を起
動することにより、上位装置に転送する。
【０００５】このようなデータ転送において、制御テー
ブルにおいてもデータ・バッファにおいても別々に割り
当てることができるが、容量が十分に存在しない場合に
は、書き込みエリアを共用して使用しなければならな
い。
ブルにおいてもデータ・バッファにおいても別々に割り
当てることができるが、容量が十分に存在しない場合に
は、書き込みエリアを共用して使用しなければならな
い。
【０００６】
【発明が解決しようとする課題】上述した従来の入出力
制御装置では、ローカル・メモリ内のデータがプロセッ
サにより書き込まれたデータか、インターフェース制御
回路から書き込まれたデータかがハードウェア・レベル
で認識できない、即ちどのフェーズで書き込まれたデー
タかが認識できないため、何らかの要因により制御テー
ブルが、指定のフェーズ以外によって書き換えられてし
まった場合でも、正常な制御情報が格納されていると判
断して処理を続行する。
制御装置では、ローカル・メモリ内のデータがプロセッ
サにより書き込まれたデータか、インターフェース制御
回路から書き込まれたデータかがハードウェア・レベル
で認識できない、即ちどのフェーズで書き込まれたデー
タかが認識できないため、何らかの要因により制御テー
ブルが、指定のフェーズ以外によって書き換えられてし
まった場合でも、正常な制御情報が格納されていると判
断して処理を続行する。
【０００７】その結果、データ破壊が一層進み、修復不
可能な状態となり、最終的にはストールまたはダウンと
いった障害に発展してしまうという欠点がある。
可能な状態となり、最終的にはストールまたはダウンと
いった障害に発展してしまうという欠点がある。
【０００８】また、データ・バッファが何らかの要因に
より指定のフェーズ以外によって書き換えられてしまっ
た場合、正常な転送データだと認識したまま転送を続行
し、異常をプロセッサに報告しない。よって不正データ
をいかにも正常データかのように転送してしまい、デー
タ化けを検出できないという欠点がある。
より指定のフェーズ以外によって書き換えられてしまっ
た場合、正常な転送データだと認識したまま転送を続行
し、異常をプロセッサに報告しない。よって不正データ
をいかにも正常データかのように転送してしまい、デー
タ化けを検出できないという欠点がある。
【０００９】
【課題を解決するための手段】本発明の装置は、ローカ
ル・メモリと、前記ローカル・メモリと周辺装置とのデ
ータ転送を制御しているインターフェース制御回路と、
プロセッサとが内部バスにより接続された入出力制御装
置において、処理のフェーズをファームウェアによって
管理し保持するフェーズ・レジスタを設け、前記ローカ
ル・メモリにはフェーズレジスタの内容が格納されるフ
ェーズ・ビットが付加され、またローカル・メモリへの
データ書き込みと同時に前記フェーズ・ビットを書き込
み、データ読み出しと同時に前記フェーズ・ビットを読
み出して、一連のデータ内にフェーズの不一致のものが
存在しないかどうかをチェックするフェーズ・チェック
手段を前記インターフェース制御回路に設けたことを特
徴とする。
ル・メモリと、前記ローカル・メモリと周辺装置とのデ
ータ転送を制御しているインターフェース制御回路と、
プロセッサとが内部バスにより接続された入出力制御装
置において、処理のフェーズをファームウェアによって
管理し保持するフェーズ・レジスタを設け、前記ローカ
ル・メモリにはフェーズレジスタの内容が格納されるフ
ェーズ・ビットが付加され、またローカル・メモリへの
データ書き込みと同時に前記フェーズ・ビットを書き込
み、データ読み出しと同時に前記フェーズ・ビットを読
み出して、一連のデータ内にフェーズの不一致のものが
存在しないかどうかをチェックするフェーズ・チェック
手段を前記インターフェース制御回路に設けたことを特
徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例である。１０はロ
ーカル・メモリ、２０はインターフェース制御回路、３
０はプロセッサ、４０はフェーズ・レジスタ、５０は制
御テーブル、６０はデータ・バッファ、７０はフェーズ
・ビット、８０は周辺装置、９０は上位バス制御装置、
１００は上位装置である。
ーカル・メモリ、２０はインターフェース制御回路、３
０はプロセッサ、４０はフェーズ・レジスタ、５０は制
御テーブル、６０はデータ・バッファ、７０はフェーズ
・ビット、８０は周辺装置、９０は上位バス制御装置、
１００は上位装置である。
【００１２】上位装置１００から周辺装置８０にデータ
転送を行う場合、上位装置１００からローカル・メモリ
１０までの転送をファームウェアで行うとすると（ハー
ドウェア転送であっても本発明では問題ない）、プロセ
ッサ３０は上位装置１００からデータを読み出してきて
ローカル・メモリ１０のデータ・バッファ６０にデータ
を書き込む。
転送を行う場合、上位装置１００からローカル・メモリ
１０までの転送をファームウェアで行うとすると（ハー
ドウェア転送であっても本発明では問題ない）、プロセ
ッサ３０は上位装置１００からデータを読み出してきて
ローカル・メモリ１０のデータ・バッファ６０にデータ
を書き込む。
【００１３】この一連のファーム・ウェア処理の先頭
で、プロセッサ３０はフェーズ・レジスタ４０に一定の
フェーズ番号（ここでは“１”と仮定する）を設定して
おく。ローカル・メモリ１０へのデータの書き込みと同
時にフェーズ・レジスタ４０の内容の“１”が、各アド
レスのフェーズ・ビット７０に格納される。
で、プロセッサ３０はフェーズ・レジスタ４０に一定の
フェーズ番号（ここでは“１”と仮定する）を設定して
おく。ローカル・メモリ１０へのデータの書き込みと同
時にフェーズ・レジスタ４０の内容の“１”が、各アド
レスのフェーズ・ビット７０に格納される。
【００１４】次に、プロセッサ３０はフェーズ・レジス
タ４０にフェーズ番号“２”を書き込み、制御テーブル
５０の書き込み処理へと移る。転送データが格納されて
いるデータ・バッファ６０の先頭アドレス及びデータ・
レングス、転送結果を格納する制御テーブル５０のアド
レス等を、定められた制御テーブル５０に書き込むと、
同時に各アドレスのフェーズ・ビット７０にフェーズ番
号２が格納される。これらの制御テーブル５０への書き
込み処理が終わると、プロセッサ３０はインターフェー
ス制御回路２０に対してデータ転送の起動をかける。
タ４０にフェーズ番号“２”を書き込み、制御テーブル
５０の書き込み処理へと移る。転送データが格納されて
いるデータ・バッファ６０の先頭アドレス及びデータ・
レングス、転送結果を格納する制御テーブル５０のアド
レス等を、定められた制御テーブル５０に書き込むと、
同時に各アドレスのフェーズ・ビット７０にフェーズ番
号２が格納される。これらの制御テーブル５０への書き
込み処理が終わると、プロセッサ３０はインターフェー
ス制御回路２０に対してデータ転送の起動をかける。
【００１５】起動をかけられたインターフェース制御回
路２０は制御テーブル５０から転送に必要な制御情報を
読み出す訳であるが、この際同時に読み出されるフェー
ズ・ビットの内容をチェックし、フェーズ番号が“２”
であることを確認する。もしもフェーズ番号が“２”で
ないときは、不正な上書き等の異常が起こったものと判
断してプロセッサ３０にその旨を報告する。これにより
フェーズ番号“２”の処理からの再試行等を実行するこ
とが可能となる。
路２０は制御テーブル５０から転送に必要な制御情報を
読み出す訳であるが、この際同時に読み出されるフェー
ズ・ビットの内容をチェックし、フェーズ番号が“２”
であることを確認する。もしもフェーズ番号が“２”で
ないときは、不正な上書き等の異常が起こったものと判
断してプロセッサ３０にその旨を報告する。これにより
フェーズ番号“２”の処理からの再試行等を実行するこ
とが可能となる。
【００１６】フェーズ番号が“２”であり、正常と判断
した場合は、データ・バッファ６０の指定されたアドレ
スからデータを取り出し、周辺装置８０へとデータを転
送する。この時も、常にフェーズ番号をチェックし、フ
ェーズ番号が“１”以外のデータを検出した場合は、デ
ータ化けが有ったものと判断してプロセッサ３０に報告
し、転送を打ち切る処理に移る。
した場合は、データ・バッファ６０の指定されたアドレ
スからデータを取り出し、周辺装置８０へとデータを転
送する。この時も、常にフェーズ番号をチェックし、フ
ェーズ番号が“１”以外のデータを検出した場合は、デ
ータ化けが有ったものと判断してプロセッサ３０に報告
し、転送を打ち切る処理に移る。
【００１７】周辺装置８０から上位装置１００にデータ
を転送する場合は、プロセッサ３０がフェーズ・レジス
タ４０にフェーズ番号“３”を書き込み、転送制御情報
を定められた制御テーブル５０に格納する。次にフェー
ズ・レジスタ４０の内容を“４”に書き換えてから、イ
ンターフェース制御回路２０に対してデータ転送の起動
をかける。
を転送する場合は、プロセッサ３０がフェーズ・レジス
タ４０にフェーズ番号“３”を書き込み、転送制御情報
を定められた制御テーブル５０に格納する。次にフェー
ズ・レジスタ４０の内容を“４”に書き換えてから、イ
ンターフェース制御回路２０に対してデータ転送の起動
をかける。
【００１８】インターフェース制御回路２０は制御テー
ブル５０から転送に必要な制御情報を、フェーズ番号が
“３”であることをチェックしながら取り出す。フェー
ズ番号が“３”でない時は、異常と判断してその旨をプ
ロセッサ３０に報告する。異常が無ければ周辺装置８０
からデータを読み出し、データ・バッファ６０の指定さ
れたアドレスから順にデータを書き込んでいき、転送が
終了するとプロセッサ３０に対して終了を通知する。
ブル５０から転送に必要な制御情報を、フェーズ番号が
“３”であることをチェックしながら取り出す。フェー
ズ番号が“３”でない時は、異常と判断してその旨をプ
ロセッサ３０に報告する。異常が無ければ周辺装置８０
からデータを読み出し、データ・バッファ６０の指定さ
れたアドレスから順にデータを書き込んでいき、転送が
終了するとプロセッサ３０に対して終了を通知する。
【００１９】終了の通知をうけたプロセッサ３０はデー
タ・バッファの指定されたアドレスからデータを読み出
す。この時、フェーズ番号が“４”であることをチェッ
クし異常であれば処理を打ち切る。正常であれば、デー
タを上位装置１００に転送し、処理を終える。
タ・バッファの指定されたアドレスからデータを読み出
す。この時、フェーズ番号が“４”であることをチェッ
クし異常であれば処理を打ち切る。正常であれば、デー
タを上位装置１００に転送し、処理を終える。
【００２０】
【発明の効果】以上説明したように本発明は、ローカル
・メモリを有する入出力制御装置において、フェーズ・
レジスタを設け、フェーズをファームウェアで管理し、
ローカル・メモリへの書き込みフェーズをメモリ内に保
持することにより、正規のフェーズ外で書き込まれたロ
ーカル・メモリのデータを認識できるため、上書きなど
のデータ破壊を検出することが可能である。よって、転
送制御情報の破壊によるそれ以後の不正動作を未然に防
止し、再試行処理に移ることができる他、転送データの
破壊による、データ化けを検出して転送を打ち切ること
が出来るという効果がある。
・メモリを有する入出力制御装置において、フェーズ・
レジスタを設け、フェーズをファームウェアで管理し、
ローカル・メモリへの書き込みフェーズをメモリ内に保
持することにより、正規のフェーズ外で書き込まれたロ
ーカル・メモリのデータを認識できるため、上書きなど
のデータ破壊を検出することが可能である。よって、転
送制御情報の破壊によるそれ以後の不正動作を未然に防
止し、再試行処理に移ることができる他、転送データの
破壊による、データ化けを検出して転送を打ち切ること
が出来るという効果がある。
【図１】本発明の一実施例である。
１０ ローカル・メモリ ２０ インターフェース制御回路 ３０ プロセッサ ４０ フェーズ・レジスタ ５０ 制御テーブル ６０ データ・バッファ ７０ フェーズ・ビット ８０ 周辺装置 ９０ 上位バス制御装置 １００ 上位装置 １１０ 内部バス １２０ 上位バス
Claims (1)
- 【請求項１】 ローカル・メモリと、前記ローカル・メ
モリと周辺装置とのデータ転送を制御しているインター
フェース制御回路と、プロセッサとが内部バスにより接
続された入出力制御装置において、処理のフェーズをフ
ァームウェアによって管理し保持するフェーズ・レジス
タを設け、前記ローカル・メモリにはフェーズレジスタ
の内容が格納されるフェーズ・ビットが付加され、また
ローカル・メモリへのデータ書き込みと同時に前記フェ
ーズ・ビットを書き込み、データ読み出しと同時に前記
フェーズ・ビットを読み出して、一連のデータ内にフェ
ーズの不一致のものが存在しないかどうかをチェックす
るフェーズ・チェック手段を前記インターフェース制御
回路に設けたことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006734A JP2827520B2 (ja) | 1991-01-24 | 1991-01-24 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006734A JP2827520B2 (ja) | 1991-01-24 | 1991-01-24 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239946A JPH04239946A (ja) | 1992-08-27 |
| JP2827520B2 true JP2827520B2 (ja) | 1998-11-25 |
Family
ID=11646459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006734A Expired - Fee Related JP2827520B2 (ja) | 1991-01-24 | 1991-01-24 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827520B2 (ja) |
-
1991
- 1991-01-24 JP JP3006734A patent/JP2827520B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04239946A (ja) | 1992-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |
|
| LAPS | Cancellation because of no payment of annual fees |