JPH04199432A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムの制御に利用する。

本発明は、制御記憶部からの１ビットエラー訂正データ
の読出し制御を行うマイクロプログラム制御装置に関す
る。

〔概要〕

本発明は、記憶されたマイクロ命令を読出し、エラーの
検出および訂正を行い、訂正されたマイクロ命令の書込
みを行うマイクロプログラム制御装置において、 制御記憶部内の同一アドレスでマイクロ命令のエラーが
検出されたときに、そのエラーを固定エラーとして判別
し保持する手段を設けることにより、 固定エラー発生によって生じる不必要な書込みによるマ
イクロプログラム制御の抑止時間を少なくし、処理速度
を向上させるようにしたものである。

〔従来の技術］ 従来、この種のマイクロプログラム制御装置は、第２図
に示すようにマイクロ命令が格納されている制御記憶部
１と、データセレクタ２と、データレジスタ３と、１ビ
ットエラー訂正２ビットエラー検出機能を有するエラー
検出訂正手段（以下ＥＤＡＣ（εｒｒｏｒ　Ｄｅｔｅｃ
ｔｉｏｎ　Ａｎ＋：ｌ　Ｃｏｒｒｅｃｔｉｏｎ）回路と
いう）４と、制御記憶制御部５とを備える。

ＥＤＡＣ回路４０１ビットエラー訂正２ビットエラー検
出機能（ＥＤＡＣ機能）については「エラー検出および
訂正システム」　（特公昭５３−２０３６７号公報）お
よび「符号理論」（嵩忠雄、都倉信樹、岩垂好裕、稲垣
康善共著、コロナ社刊、１９７５）に詳述されている。

制御記憶部１から読出されたマイクロ命令はデータセレ
クタ２を介してデータレジスタ３に格納され、ＥＤＡＣ
回路４でエラーチエツクが行われる。

ＥＤＡＣ回路４でのエラーチエツクによりそのマイクロ
命令に１ビットエラーが検出されると、そのマイクロ命
令はＥＤＡＣ回路４によって修正され、修正されたマイ
クロ命令はデータレジスタ３に格納されるとともに、履
歴に関係なく制御記憶部１に書込まれる。この制御記憶
部１への書込みが行われている間、ＥＤＡＣ回路４は図
外の被制御部に１ビットエラー検出信号線すを介して１
ビットエラー検出信号を出力し、この１ビットエラー検
出信号によってマイクロプログラム制御が抑止される。

ＥＤＡＣ回路４によって修正されたマイクロ命令の制御
記憶部１への書込みが完了すると、マイクロプログラム
制御の抑止が解除され、マイクロプログラム制御が再開
される。

〔発明が解決しようとする課題〕

上述した従来のマイクロプログラム制御装置では、制御
記憶部１から読出されたマイクロ命令に１ビットエラー
が検出されると、ＥＤＡＣ回路４で修正されたマイクロ
命令は必ず制御記憶部に書込まれるので固定エラーが生
じたときのように修正されたマイクロ命令の制御記憶部
への書込みを行っても次に読出されたマイクロ命令も１
ビットエラーが検出されてしまい、したがって、上述の
固定エラーが生じたときには不必要な制御記憶部への書
込みによってその書込みが終了するまでマイクロプログ
ラム制御が抑止される欠点がある。

本発明はこのような問題を解決するもので、固定エラー
が生じたときのマイクロプログラム制御の抑止時間を短
縮して処理速度を向上させる装置を提供することを目的
とする。

〔課題を解決するための手段〕

本発明は、マイクロ命令を格納する制御記憶部と、この
制御記憶部から読出されたマイクロ命令のエラーを検出
して訂正を行い、１ビットエラー検出信号を送出するエ
ラー検出訂正手段（ＥＤＡＣ回路）と、前記制御記憶部
から読出されたマイクロ命令と前記エラー検出訂正手段
により訂正されたマイクロ命令とをセレクトして送出す
るデータセレクタと、前記エラー検出訂正手段により訂
正されたマイクロ命令を格納するデータレジスタと、前
記制御記憶部に書込みが行われているときに１ビットエ
ラー検出信号を送出してプログラム制御を抑止し、書込
みが完了したときにその抑止を解除する制御記憶制御部
とを備えたマイクロプログラム制御装置において、前記
制御記憶制御部に代えて、前記制御記憶部から読出され
たマイクロ命令のアドレスを保持する第一のアドレス保
持手段と、前記エラー検出訂正手段によりエラーが検出
されたことを示す第一のエラー検出保持手段と、前記エ
ラー検出訂正手段によりエラーが検出されたときに前記
第一のアドレス保持手段の内容を保持する第二のアドレ
ス保持手段と、前記第一のエラー検出保持手段が有効の
状態で前記エラー検出訂正手段によりエラーの検出が行
われ、前記第一のアドレス保持手段および前記第二のア
ドレス保持手段の内容が一致したときに一致したことを
示す第二のエラー検出保持手段と、前記第一のエラー検
出保持手段が有効の状態で前記エラー検出訂正手段によ
りエラーの検出が行われ前記第一のアドレス保持手段お
よび前記第二のアドレス保持手段の内容が一致したとき
に前記エラー検出訂正手段によりエラーの訂正が行われ
たマイクロ命令を保持する第二のデータレジスタと、前
記第二のエラー検出保持手段が有効の状態で前記制御記
憶部から読出されたマイクロ命令のアドレスと前記第二
のアドレス保持手段の内容が一致したときに前記制御記
憶部から読出されたマイクロ命令を前記第二のデータレ
ジスタが保持する内容に切替える手段とを備えたことを
特徴とする。

前記データレジスタは、マイクロ命令または１ビットエ
ラー訂正データを被制御部へ送出する手段を含み、前記
第一のエラー検出保持手段は前記エラー検出訂正手段が
出力する１ビットエラー検出信号によりセットされ、前
記第二のエラー検出保持手段は１ビットエラー検出信号
と前記第一のエラー検出保持手段の出力との論理積の出
力によりセットされることが望ましい。

〔作用〕

制御記憶部内の同一アドレスでマイクロ命令のエラーが
検出されたときに、その検出されたエラーを固定エラー
として訂正し、そのアドレスと訂正された内容とを制御
記憶部とは分離して個別に設けた保持手段に格納し、制
御記憶部の読出しアドレスが分離して設けた保持手段の
内容と同一であるときには、読み出したマイクロ命令の
書込み先をその分離して設けた保持手段に切替える。

これにより、制御記憶部の固定エラーによる余分なマイ
クロ命令１ビットエラー検出訂正動作を少なくし、マイ
クロプログラム制御を抑止している時間を短縮して処理
速度を向上させることができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図である。

本発明実施例は、マイクロ命令を格納する制御記憶部１
と、この制御記憶部１から読出されたマイクロ命令のエ
ラーを検出して訂正を行い、１ビットエラー検出信号を
送出するエラー検出訂正手段を構成するＥＤＡＣ回路４
と、制御記憶部１から読出されたマイクロ命令とＥＤＡ
Ｃ回路４により訂正されたマイクロ命令とをセレクトし
て送出するデータセレクタ２と、ＥＤＡＣ回路４により
訂正されたマイクロ命令を格納するデータレジスタ３と
を備え、さらに、本発明の特徴として、制御記憶部１か
ら読出されたマイクロ命令のアドレスを保持するアドレ
スレジスタ１２と、ＥＤＡＣ回路４によりエラーが検出
されたことを示す第一のエラー検出゛保持手段と、ＥＤ
ＡＣ回路４によりエラーが検出されたときにアドレスレ
ジスタ１２の内容を保持するアドレスレジスタ１４と、
第一のエラー検出保持手段が有効の状態でＥＤＡＣ回路
４によりエラーの検出が行われたアドレスレジスタ１２
およびアドレスレジスタ１４の内容が一致したときに一
致したことを示す第二のエラー検出保持手段と、第一の
エラー検出保持手段が有効の状態でＥＤＡＣ回路４によ
りエラーの検出が行われたアドレスレジスタ１２および
アドレスレジスタ１４の内容が一致したときにＥＤＡＣ
回路４によりエラーの訂正が行われたマイクロ命令を保
持する第二のデータレジスタ１０と、第二のエラー検出
保持手段が有効の状態で制御記憶部１から読出されたマ
イクロ命令のアドレスとアドレスレジスタ１４の内容が
一致したときに制御記憶部１から読出されたマイクロ命
令を第二のデータレジスタ１０が保持する内容に切替え
るデータセレクタ１１とを備え、データレジスタ１０に
は、マイクロ命令または１ビットエラー訂正データを図
外の被制御部へ送出する手段を含み、前記第一のエラー
検出保持手段はＥＤＡＣ回路４が出力する１ビットエラ
ー検出信号によりセットされ、第二のエラー検出保持手
段は１ビットエラー検出信号と第一のエラー検出保持手
段の出力との論理積の出力によりセットされる。

第一のエラー検出保持手段は、比較器１５、フラグレジ
スタ１６、およびアンド回路１７により構成され、第二
のエラー検出保持手段は、比較器２０、フラグレジスタ
１８、およびアンド回路１９により構成される。

制御記憶部１にはマイクロ命令が格納されている。デー
タレジスタ３は制御記憶部１またはデータレジスタ１０
をデータセレクタ１１で選択したマイクロ命令とＥＤＡ
Ｃ回路４からの１ビツトエラ〜訂正データとをデータセ
レクタ２で選択して格納する。データレジスタ３の出力
は制御信号線ａにより図外の被制御部へ送られ、またＥ
ＤＡＣ回路４へ送られる。ＥＤＡＣ回路４は１ビットエ
ラー訂正２ビットエラー検出を行う回路であり、１ビッ
トエラー訂正を行ったデータは制御記憶部１、データセ
レクタ２、およびデータレジスタ１０へ送られる。

アドレスレジスタ１２は制御記憶部１の読出しアドレス
を格納する。アドレスレジスタ１３はアドレスレジスタ
１２から送られて（る続出しアドレスを格納する。アド
レスレジスタ１４はアドレスレジスタ１２から送られて
くるアドレスを格納する。比較器１５はアドレスレジス
タ１３とアドレスレジスタ１４のアドレスの比較を行う
。フラグレジスタ１６はＥＤＡＣ回路４から送られて（
る１ビットエラー検出信号によりセットされる。アンド
回路１７は比較器１５の出力とＥＤＡＣ回路４から送ら
れてくる１ビットエラー検出信号すとフラグレジスタ１
６の出力との論理積を行い、出力信号によりフラグレジ
スタ１８をセットし、データレジスタ１０にＥＤＡＣ回
路４により１ビットエラー訂正を行ったマイクロ命令を
格納する。アンド回路１９は比較器２０の出力とフラグ
レジスタ１８の出力との論理積を行い、出力信号により
データセレクタ１１を制御する。

次に、本発明実施例の動作について第１図を用いて説明
する。

制御記憶部１から読出されたマイクロ命令にそれまで１
ビットエラーが生じてなければフラグレジスタ１６とフ
ラグレジスタ１８には“０″がセットされる。アドレス
レジスタ１２から出力された読出しアドレスによって制
御記憶部１から読出されたマイクロ命令はデータセレク
タ１１、データセレクタ２を介してデータレジスタ３に
格納される。このとき同時にアドレスレジスタ１２から
出力された読出しアドレスがアドレスレジスタ１３に格
納される。データレジスタ３に格納されたマイクロ命令
は制御信号線ａを通って図外の被制御部に送出され、こ
れによりマイクロプログラム制御が行われる。また、デ
ータレジスタ３に格納されたマイクロ命令はＥＤＡＣ回
路４でそのマイクロ命令のエラーチエツクが行われる。

ＥＤＡＣ回路４でのエラーチエツクにより１ビットエラ
ーが検出されたときには、１ビットエラー検出信号線す
により１ビットエラー検出信号が被制御部に出力されて
マイクロプログラム制御が抑止される。アドレスレジス
タ１３に格納されたアドレスはアドレスレジスタ１４に
送出され、ＥＤＡＣ回路４からの１ビットエラー検出信
号をストローブ信号としてアドレスレジスタ１４に格納
される。

また、フラグレジスタ１６にはＥＤＡＣ回路４からの１
ピツト工ラー検出信号によって“１”がセットされる。

フラグレジスタ１６に“１”がセットされるタイミング
ではフラグレジスタ１６からの出力はまだ“０″なので
、アンド回路１７は“０”を出力する。同時にＥＤＡＣ
回路４はマイクロ命令の１ビットエラー訂正を行い、１
ビットエラー訂正を行ったマイクロ命令をデータセレク
タ２を介してデータレジスタ３に格納するとともに、制
御記憶部１に送出し訂正データの再書込みが行われる。

制御記憶部１での再書込みが完了すると、マイクロプロ
グラム制御の抑止が解除されマイクロプログラム制御が
再開される。

その後、アドレスレジスタ１３の内容とアドレスレジス
タ１４の内容とを比較器１５で比較する。比較器１５の
結果が不一致ならばアンド回路１７に“０”が出力され
、フラグレジスタ１８に“０”がセットされる。このと
きＥＤＡＣ回路４で１ビットエラーが検出されると、Ｅ
ＤＡＣ回路４は１ビットエラー検出信号線すにより１ビ
ットエラー検出信号を被制御部に出力してマイクロプロ
グラムを抑止し、制御記憶部１ではＥＤＡＣ回路４から
の訂正データの再書込みが行われ、アドレスレジスタ１
４にはアドレスレジスタ１３の出力が格納され、フラグ
レジスタ１６には“１”が格納される。制御記憶部１で
の再書込みが完了すると、マイクロプログラム制御の抑
止が解除されマイクロプログラム制御が再開される。

一方、比較器１５の結果が一致の状態であるときにＥＤ
ＡＣ回路４で１ビットエラーが検出されると、ＥＤＡＣ
回路４は１ビットエラー検出信号線すにより１ビットエ
ラー検出信号を被制御部に出力してマイクロプログラム
を抑止し、データレジスタ３とデータレジスタ１０には
ＥＤＡＣ回路４からの訂正データが格納され、すでにフ
ラグレジスタ１６は“１”であるためアンド回路１７に
出力“１”が出力されフラグレジスタ１８には“１”が
セットされるとともにマイクロプログラム制御の抑止が
解除され、制御が再開される。

このように同一アドレスで１ビットエラーが二度検出さ
れるような場合には制御記憶部１で固定エラーが生じた
と考えられ、制御記憶部１にＥＤＡＣ回路４からの訂正
データを再書込みを行っても再度同一アドレスの制御記
憶部１からのマイクロ命令で１ビットエラーを検出する
可能性が高くなる。

そこで、制御記憶部１の読出アドレスレジスタ１２の内
容とアドレスレジスタ１４の内容とを比較器２０で比較
し、比較器２０の結果が一致状態であるならば、すでに
フラグレジスタ１８は“１”であるためアンド回路１９
に“１”が出力され、制御記憶部１の出力を訂正データ
の格納されているデータレジスタ１０出力のマイクロ命
令に切替えてデータレジスタ３に格納する。

〔発明の効果〕

以上説明したように本発明によれば、制御記憶部の固定
エラーによる余分なマイクロ命令１ビットエラー検出訂
正動作を減らし、マイクロプログラム制御の抑止時間を
短縮することができ、処理速度を向上させることができ
る効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図は従来例の構成を示すブロック図。 １・・・制御記憶部、２．１１・・・データセレクタ、
３．１０・・・データレジスタ、４・・・ＥＤＡＣ回路
（１ビットエラー訂正２ビットエラー検出機能回路）、
５・・・制御記憶制御部、１２．１３．１４・・・アド
レスレジスタ、１５．２０・・・比較器、１６．１８・
・・フラグレジスタ、１７．１９・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 １、マイクロ命令を格納する制御記憶部と、この制御記
   憶部から読出されたマイクロ命令のエラーを検出して訂
   正を行い、１ビットエラー検出信号を送出するエラー検
   出訂正手段と、 前記制御記憶部から読出されたマイクロ命令と前記エラ
   ー検出訂正手段により訂正されたマイクロ命令とをセレ
   クトして送出するデータセレクタと、 前記エラー検出訂正手段により訂正されたマイクロ命令
   を格納するデータレジスタと、 前記制御記憶部に書込みが行われているときに１ビット
   エラー検出信号を送出してプログラム制御を抑止し、書
   込みが完了したときにその抑止を解除する制御記憶制御
   部と を備えたマイクロプログラム制御装置において、前記制
   御記憶制御部に代えて、 前記制御記憶部から読出されたマイクロ命令のアドレス
   を保持する第一のアドレス保持手段と、前記エラー検出
   訂正手段によりエラーが検出されたことを示す第一のエ
   ラー検出保持手段と、前記エラー検出訂正手段によりエ
   ラーが検出されたときに前記第一のアドレス保持手段の
   内容を保持する第二のアドレス保持手段と、 前記第一のエラー検出保持手段が有効の状態で前記エラ
   ー検出訂正手段によりエラーの検出が行われ、前記第一
   のアドレス保持手段および前記第二のアドレス保持手段
   の内容が一致したときに一致したことを示す第二のエラ
   ー検出保持手段と、前記第一のエラー検出保持手段が有
   効の状態で前記エラー検出訂正手段によりエラーの検出
   が行われ前記第一のアドレス保持手段および前記第二の
   アドレス保持手段の内容が一致したときに前記エラー検
   出訂正手段によりエラーの訂正が行われたマイクロ命令
   を保持する第二のデータレジスタと、 前記第二のエラー検出保持手段が有効の状態で前記制御
   記憶部から読出されたマイクロ命令のアドレスと前記第
   二のアドレス保持手段の内容が一致したときに前記制御
   記憶部から読出されたマイクロ命令を前記第二のデータ
   レジスタが保持する内容に切替える手段と を備えたことを特徴とするマイクロプログラム制御装置
   。 ２、前記データレジスタは、マイクロ命令または１ビッ
   トエラー訂正データを被制御部へ送出する手段を含む請
   求項１記載のマイクロプログラム制御装置。 ３、前記第一のエラー検出保持手段は前記エラー検出訂
   正手段が出力する１ビットエラー検出信号によりセット
   され、前記第二のエラー検出保持手段は１ビットエラー
   検出信号と前記第一のエラー検出保持手段の出力との論
   理積の出力によりセットされる請求項１記載のマイクロ
   プログラム制御装置。