JPH0512004A

JPH0512004A - 命令実行方式

Info

Publication number: JPH0512004A
Application number: JP3192795A
Authority: JP
Inventors: Kenji Nakajima; 謙二中島; Nobuo Funakubo; 伸夫舟窪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-07-08
Filing date: 1991-07-08
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】内部制御記憶にエラーが発生した場合にも、
装置をシステムダウンさせてしまうことなく、情報処理
装置の動作を続行させる。【構成】内部制御記憶３内のマイクロ命令と機能的に
等価なマイクロ命令を外部制御記憶２内に記憶し、内部
制御記憶からの読み出しデータと外部制御記憶からの読
み出しデータのうちの一方を選択するためのセレクタ２
２を備える。内部制御記憶３からの読み出しデータは、
パリティチェック回路１３によりチェックされる。エラ
ーが発生したとき、セレクタ２２は、ＥＣＣ回路８によ
りエラーの検出訂正処理が行われている、外部制御記憶
２からの読み出しデータを選択し、マイクロ命令実行の
ために供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラム制
御の情報処理装置に係り、特に、ＬＳＩにより構成され
る情報処理装置における命令実行方式にに関する。

【０００２】

【従来の技術】近年、マイクロプログラム制御の情報処
理装置は、ＬＳＩの高集積化、高速化に伴い、マイクロ
命令を格納する制御記憶用メモリ素子のアクセス速度
が、命令処理のためのＬＳＩの動作速度に比べ遅くなっ
ている。このため、１マイクロ命令の実行終了までに次
のマイクロ命令の読出しが終了せず、マイクロプログラ
ム実行中に無駄時間が発生している。

【０００３】このような無駄時間の発生を回避すること
のできる従来技術として、例えば、特開昭６１−２２３
９４８号公報等に記載された技術が知られている。

【０００４】この従来技術は、制御記憶からの読出し単
位を連続した２つのマイクロ命令とし、これを１動作サ
イクル毎に順次実行するという方式である。しかし、こ
の方式は、１動作サイクルで終了させることができる命
令についても、２動作サイクルを必要とするため、この
技術もまた無駄時間が発生する。

【０００５】この問題を解決することのできる従来技術
として、命令実行制御部と、マイクロプログラム実行制
御部と、命令実行開始サイクル時に読み出される第１の
制御記憶とを同一ＬＳＩ内に備え、さらに、前記ＬＳＩ
の外部に第２の制御記憶（以下、外部制御記憶という）
を備え、１動作サイクルで終了する命令については、同
一ＬＳＩ内の第１の制御記憶（以下、内部制御記憶とい
う）より読み出したデータによって制御を行うようにす
ることにより、前述した無駄時間を省く方式が知られて
いる。

【０００６】この内部制御記憶を備える従来技術は、そ
の読み出しデータのエラーに対処する方法として、ＬＳ
Ｉの外部制御記憶に対しては、その読み出しが比較的低
速でも良いため、各マイクロ命令に予めエラー検出訂正
符号を付加しておき、読み出しの際にエラーの検出及び
訂正を行うという方法を用い、内部制御記憶に対して
は、その読み出しが比較的高速に行われる必要があるた
め、各マイクロ命令にエラー検出符号のみを付加し、読
み出しの際にはエラーの検出のみ行うという方法を用い
るものである。

【０００７】

【発明が解決しようとする課題】前記内部制御記憶を備
える従来技術は、内部制御記憶に対しては、読み出し時
にエラーの検出のみしかできないため、内部制御記憶に
エラーが発生した場合、エラーの訂正を行うことができ
ないため、エラーの発生しているマイクロ命令を正しく
実行することができず、情報処理装置をシステムダウン
させてしまうことがあるという問題点を有している。

【０００８】本発明の目的は、前記従来技術の問題点を
解決し、内部制御記憶にエラーが発生した場合にも、装
置をシステムダウンさせてしまうことなく、動作を続行
させることができる命令実行方式を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明によれば前記目的
は、１動作サイクルで終了する命令についても、内部制
御記憶に保持した当該命令制御用のマイクロ命令と機能
的に等価なマイクロ命令を外部制御記憶に保持し、内部
制御記憶にエラーが発生した場合には、外部制御記憶か
らのマイクロ命令を実行するようにするすることによ
り、あるいは、内部制御記憶にエラーが発生した以降、
外部制御記憶から読み出したマイクロ命令のみを使用し
て動作を続行するようにすることにより達成される。

【００１０】

【作用】内部制御記憶内のマイクロ命令と機能的に等価
なマイクロ命令を外部制御記憶内に記憶し、内部制御記
憶からの読み出しデータと外部制御記憶からの読み出し
データのうちの一方を選択するためのセレクタを備え、
内部制御記憶からの読み出しデータにエラーが発生した
とき、このエラーの発生をＦＦに保持し、当該ＦＦの出
力信号をセレクト信号として、セレクタにおいて外部制
御記憶からの読み出しデータを選択し、マイクロ命令実
行のために供することによつて、内部制御記憶からの読
み出しデータにエラーが発生しても、外部制御記憶から
の読み出しデータを使用して処理を続行することができ
る。

【００１１】

【実施例】以下、本発明による命令実行方式の一実施例
を図面より詳細に説明する。

【００１２】図１は本発明の一実施例の構成を示すブロ
ック図、図２は内部制御記憶からの読み出しデータにエ
ラーが発生しない場合の動作を説明するタイムチャー
ト、図３は内部制御記憶からの読み出しデータにエラー
が発生した場合の動作を説明するタイムチャートであ
る。

【００１３】図１において、１は命令実行制御部とマイ
クロ命令実行制御部と内部制御記憶とを含むＬＳＩ、２
は大容量であるが読出し時間が前記ＬＳＩの１動作サイ
クル以上を要する外部制御記憶、３は小容量であるが前
記ＬＳＩの１動作サイクル以内で読出しが完了する内部
制御記憶、４は命令レジスタ、５は命令レジスタ内の命
令コード部、６は外部制御記憶用のアドレス生成回路、
７は外部制御記憶アドレスレジスタ、８は外部制御記憶
読み出しデータのエラー検出訂正を行うＥＣＣ回路、９
は外部制御記憶読み出しデータを保持する外部制御記憶
データレジスタ、１０は内部制御記憶読み出しデータを
保持する内部制御記憶データレジスタＡ、１１及び１２
はそのディレイレジスタＢ及びＣ、１３は内部制御記憶
読み出しデータのパリティチェック回路、１４は前記パ
リティチェック回路によって検出されたパリティエラー
を保持するフリップフロップ（以下、ＦＦという）、１
５及び１６はそのディレイＦＦ、１７は命令コードをデ
コードして１動作サイクルで終了する命令であるか否か
を判別するためのデコーダ、１８は命令レジスタ４に保
持された命令が１動作サイクルで終了する命令以外であ
るときにセットされるＦＦ、１９及び２０はそのディレ
イＦＦ、２１はオア回路、２２はセレクタである。

【００１４】次に、前記各種回路を備えて構成される本
発明の一実施例の動作を、まず、内部制御記憶からの読
み出しデータにエラーがない通常動作について、図２に
示すタイムチャートにより説明する。なお、図２では、
命令として１動作サイクルで終了する命令、命令と
して２動作サイクルで終了する命令についての動作を示
している。

【００１５】動作サイクル（１）において、命令が命
令レジスタ４に設定されると、その命令コード５をアド
レスとして内部制御記憶３の読み出しが開始される。読
み出されたデータは、内部制御記憶データレジスタＡ１
０に設定され、このデータが図２に示すように内部制御
記憶データレジスタＢ１１、Ｃ１２へ順次転送され、動
作サイクル（３）でデータレジスタＣ１２にセットされ
る。

【００１６】前記の内部制御記憶３の読み出し動作と並
行して、デコーダ１７は、命令コード５をデコードし、
命令コードが１動作サイクルで終了する命令であるか否
かを判定し、命令コードが１動作サイクルで終了する命
令でない場合に、ＦＦ１８に“１”を設定する。この例
の場合、命令は１動作サイクルで終了する命令である
ので、ＦＦ１８には“０”が設定される。このため、そ
のディレイＦＦであるＦＦ１９、及びＦＦ２０も図２に
示すように“０”となる。

【００１７】また、内部制御記憶３から読み出されたデ
ータは、パリティチェック回路１４により、エラーチェ
ックが行われるが、この例の場合、内部制御記憶３から
の読み出しデータにエラーがないものとしているので、
ＦＦ１４〜ＦＦ１６は“０”のままである。

【００１８】前述の内部制御記憶３の読み出し動作と並
行して、命令コード５は、アドレス生成回路６、外部制
御記憶アドレスレジスタ７を介して外部制御記憶２の読
み出しを行う。外部制御記憶２から読み出されたデータ
は、通常ＥＣＣ回路８により誤り検出訂正処理を受けた
後、データレジスタ９にセットされる。このデータレジ
スタ９へのデータのセットは、図２に示すように、動作
サイクル（３）で行われるが、このデータは、外部制御
記憶アドレスレジスタ７の内容が、内部制御記憶３から
の読み出しデータにエラーがないことにより、実行サイ
クル（２）で変化しているため、不確定なものである。

【００１９】セレクタ２２は、オア回路２１の出力が
“１”のとき外部制御記憶データレジスタ９を選択する
が、動作サイクル（３）においては、ＦＦ２０及びＦＦ
１６がいずれも“０”となっており、オア回路２１の出
力が“０”である。このため、セレクタ２２は、内部制
御記憶データレジスタＣ１２を選択し、このレジスタに
格納されている内部説明記憶３からの読み出しデータが
マイクロ命令の実行のために、図示しないマイクロ命令
実行制御部に供給される。

【００２０】次に、命令が命令レジスタ４に設定され
ると、前述の場合と同様に、内部制御記憶３の読み出し
が開始され、これと並行して、命令コード５から外部制
御記憶アドレス生成回路６によってアドレスを生成し、
これを外部制御記憶アドレスレジスタ７に設定して、外
部制御記憶２の読み出しが開始される。外部制御記憶２
から読み出されたデータは、ＥＣＣ回路８によってチェ
ックされた後、外部制御記憶データレジスタ９に設定さ
れる。

【００２１】また、命令は、１動作サイクルで終了す
る命令ではないのでデコーダ１７の出力が“１”とな
り、ＦＦ１８〜ＦＦ２０には図２に示すように“１”が
設定される。動作サイクル（４）及び（５）において
は、ＦＦ２０の出力は“１”であるためオア回路２１の
出力も“１”となり、セレクタ２２は、外部制御記憶デ
ータレジスタ９を選択し、このデータがマイクロ命令実
行のために供される。

【００２２】次に、内部制御記憶読み出しデータにエラ
ーがあった場合について、図３に示すタイムチャートに
より説明する。

【００２３】命令レジスタ４に命令が設定されると、
命令コード５をアドレスとして内部制御記憶３の読み出
しが開始される。パリティチェック回路１３は、この読
み出しにより内部制御記憶３から読み出されたデータの
エラーをチェックし、エラーがあれば、“１”を出力す
る。この例の場合、内部制御記憶３から読み出されたデ
ータにエラーがあるとしているので、このチェック結果
により、図３に示すようにＦＦ１４〜ＦＦ１６に“１”
が設定される。

【００２４】前述の内部制御記憶の読み出しと、読み出
しデータのチェック動作と並行して、命令コード５から
外部制御記憶アドレス生成回路６によってアドレスが生
成され、これを外部制御記憶アドレスレジスタ７に設定
して外部制御記憶２の読み出しが行われる。

【００２５】外部制御記憶アドレスレジスタ７は、命令
が１動作サイクルで終了する命令である場合、内部制
御記憶３からの読み出しデータにエラーがなければ、動
作サイクル（２）で命令に対応するアドレスに更新さ
れるが、内部制御記３からの憶読み出しデータにエラー
があった場合、すなわち、ＦＦ１４が“１”であるとと
いう条件で、アドレスの更新を１サイクルで行わず、２
サイクル毎に行うことによって、外部制御記憶２の読み
出しを完了させ、その読み出しデータを外部制御記憶デ
ータレジスタ９に設定する。

【００２６】動作サイクル（３）及び（４）において、
前述の内部制御記憶３から読み出されたデータのチェッ
クの結果により、ＦＦ１６の出力が“１”となっている
ため、オア回路２１の出力が“１”となる。この結果、
セレクタ２２は、外部制御記憶データレジスタ９を選択
し、このレジスタに格納されていたデータがマイクロ命
令実行のために供される。

【００２７】図３に示すように、ＦＦ１４〜ＦＦ１６
は、内部制御記３からの憶読み出しデータにエラーが発
生すると、それ以降“１”に設定されたままとなり、こ
のため、前述の本発明の実施例は、その後、命令コード
５が１動作サイクルで終了する命令であることを示して
いても、常に外部制御記憶２からの読み出しデータによ
ってマイクロ命令の実行を行う。

【００２８】前述したように本発明の一実施例によれ
ば、内部制御記憶３からの読み出しデータにエラーがあ
った場合にも、外部制御記憶２からの読み出しデータを
使用して動作を続行することができる。

【００２９】前述した本発明の一実施例は、内部制御記
憶からの読み出しデータのエラー発生以降、常に、外部
制御記からの憶読み出しデータを使用するとたが、本発
明は、エラーが発生したときだけ前記ＦＦ１４〜ＦＦ１
６を“１”とし、エラーが発生した命令のみについて外
部制御記憶からの読み出しデータを使用するようにする
こともできる。

【００３０】また、本発明は、エラーが発生した内部制
御記憶のアドレスを保持するレジスタを設け、当該アド
レスと、命令レジスタ４に設定された命令コードとが一
致した場合のみ外部制御記憶を使用するようにすること
もできる。

【００３１】

【発明の効果】以上説明したように本発明によれば、内
部制御記憶からの読み出しデータにエラーが発生した場
合にも、使用するマイクロ命令を外部制御記憶からの読
み出しデータに切り替えることができ、これにより、情
報処理装置をシステムダウンさせることなく、動作を継
続させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】内部制御記憶からの読み出しデータにエラーが
発生しない場合の動作を説明するタイムチャートであ
る。

【図３】内部制御記憶からの読み出しデータにエラーが
発生した場合の動作を説明するタイムチャートである。

【符号の説明】

１命令実行制御部とマイクロ命令実行制御部と内部制
御記憶とを含むＬＳＩ２外部制御記憶３内部制御記憶４命令レジスタ５命令コード６外部制御記憶アドレス生成回路７外部制御記憶アドレスレジスタ８ＥＣＣ回路９外部制御記憶データレジスタ１０内部制御記憶データレジスタ１３パリティチェック回路１４内部制御記憶エラーＦＦ１７デコーダ２２セレクタ

Claims

【特許請求の範囲】

【請求項１】命令実行制御部と、マイクロプログラム
実行制御部と、第１のマイクロ命令用制御記憶と、第２
のマイクロ命令用制御記憶とを備え、前記第１のマイク
ロ命令用制御記憶または第２のマイクロ命令用制御記憶
から読み出されたデータを使用してマイクロ命令の実行
を制御する情報処理装置において、前記第１のマイクロ
命令用制御記憶からの読み出しデータに対する誤り検出
回路を備え、前記第１のマイクロ命令用制御記憶からの
読み出しデータに誤りが生じたとき、前記第２のマイク
ロ命令用制御記憶からの読み出しデータを使用して命令
の制御を行うことを特徴とする命令実行方式。
【請求項２】前記命令実行制御部と、マイクロプログ
ラム実行制御部と、第１のマイクロ命令用制御記憶と
は、同一の集積回路内に備えられることを特徴とする請
求項１記載の命令実行方式。
【請求項３】前記第１のマイクロ命令用制御記憶から
の読出しデータは、１動作サイクルで完了する命令であ
ることを特徴とする請求項１または２記載の命令実行方
式。
【請求項４】前記第２のマイクロ命令用制御記憶から
の読出しデータによる命令の制御は、２動作サイクル以
上をかけて実行されることを特徴とする請求項１、２ま
たは３記載の命令実行方式。
【請求項５】前記第１のマイクロ命令用制御記憶から
の読み出しデータに誤りが生じたとき、以後の命令の制
御を前記第２のマイクロ命令用制御記憶からの読み出し
データのみを使用して行うことを特徴とする請求項１な
いし４のうち１記載の命令実行方式。
【請求項６】前記第１のマイクロ命令用制御記憶から
の読み出しデータに誤りが生じたとき、誤りが生じてい
る第１のマイクロ命令用制御記憶のアドレスを保持して
おき、以後の命令実行時に、この保持アドレスと同一ア
ドレスの命令の実行が指示された場合に、前記第２のマ
イクロ命令用制御記憶からの読み出しデータを使用して
命令の制御を行うことを特徴とする請求項１ないし４の
うち１記載の命令実行方式。