JPH0540701A - コンピユータ装置 - Google Patents
コンピユータ装置Info
- Publication number
- JPH0540701A JPH0540701A JP3193374A JP19337491A JPH0540701A JP H0540701 A JPH0540701 A JP H0540701A JP 3193374 A JP3193374 A JP 3193374A JP 19337491 A JP19337491 A JP 19337491A JP H0540701 A JPH0540701 A JP H0540701A
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- Japan
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- cpu
- signal
- bus
- cycle
- data
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【構成】ＣＰＵのバス・サイクルを制御する信号をシス
テム・バスから分離するバッファと、ＣＰＵが誤った命
令コードまたはオペランドデータを読み込んで暴走して
も障害を抑えることができるようにパリティ制御装置よ
りパリティ・エラーが通知された時点でＣＰＵのデータ
・バスに一定の命令（データ）をＣＰＵのバス・サイク
ルに同期して出力する定数発生器と、ＮＭＩ処理が開始
されるとそれを検出するためのＮＭＩエントリ・アドレ
ス・リード・バス・サイクル検出手段を有している。 【効果】ＣＰＵがＮＭＩ要求信号が受け付け、実際にＮ
ＭＩ処理が開始されるまでに数回のシステム・バスに対
するバス・サイクルが実行され、ＣＰＵに誤った命令コ
ードまたはオペランド・データが読み込まれ実行されて
も、システム・バス上のＩ／Ｏ装置などにＣＰＵが誤っ
たアクセスを行いコンピュータ装置全体としての致命的
な不具合につながることがないという効果を有する。
テム・バスから分離するバッファと、ＣＰＵが誤った命
令コードまたはオペランドデータを読み込んで暴走して
も障害を抑えることができるようにパリティ制御装置よ
りパリティ・エラーが通知された時点でＣＰＵのデータ
・バスに一定の命令（データ）をＣＰＵのバス・サイク
ルに同期して出力する定数発生器と、ＮＭＩ処理が開始
されるとそれを検出するためのＮＭＩエントリ・アドレ
ス・リード・バス・サイクル検出手段を有している。 【効果】ＣＰＵがＮＭＩ要求信号が受け付け、実際にＮ
ＭＩ処理が開始されるまでに数回のシステム・バスに対
するバス・サイクルが実行され、ＣＰＵに誤った命令コ
ードまたはオペランド・データが読み込まれ実行されて
も、システム・バス上のＩ／Ｏ装置などにＣＰＵが誤っ
たアクセスを行いコンピュータ装置全体としての致命的
な不具合につながることがないという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ、主記憶装置、
Ｉ／Ｏ装置がシステム・バスにて接続されるコンピュー
タ装置に関し、特に主記憶装置に障害が発生した場合の
制御装置を含むコンピュータ装置に関する。
Ｉ／Ｏ装置がシステム・バスにて接続されるコンピュー
タ装置に関し、特に主記憶装置に障害が発生した場合の
制御装置を含むコンピュータ装置に関する。
【０００２】
【従来の技術】図７は従来のコンピュータ装置の構成を
示すブロック図であり、図８は図７のコンピュータ装置
でパリティ・エラーが起こったときの動作概要を示すフ
ローチャートであり、図９は図７のコンピュータ装置で
ＮＭＩ処理を行うときの動作の詳細を示すタイミング・
チャートである。
示すブロック図であり、図８は図７のコンピュータ装置
でパリティ・エラーが起こったときの動作概要を示すフ
ローチャートであり、図９は図７のコンピュータ装置で
ＮＭＩ処理を行うときの動作の詳細を示すタイミング・
チャートである。
【０００３】ＣＰＵ１は、アドレス・バスであるＡＤＲ
信号１１出力端子、データ・バスであるＤＡＴＡ信号１
２入出力端子、バス・サイクルの始まりを示すロウアク
ティブのＢＣＹＳＴ信号８出力端子、バス・サイクルが
リード・サイクルであることを示すロウアクティブのＲ
Ｄ信号９出力端子、バス・サイクルがライト・サイクル
であることを示すロウアクティブのＷＲ信号１０出力端
子、ノンマスカブル割込み入力であるロウアクティブの
ＮＭＩ信号１８入力端子、ＣＰＵ１が動作するために必
要なＣＬＫ信号２１入力端子とを有する。
信号１１出力端子、データ・バスであるＤＡＴＡ信号１
２入出力端子、バス・サイクルの始まりを示すロウアク
ティブのＢＣＹＳＴ信号８出力端子、バス・サイクルが
リード・サイクルであることを示すロウアクティブのＲ
Ｄ信号９出力端子、バス・サイクルがライト・サイクル
であることを示すロウアクティブのＷＲ信号１０出力端
子、ノンマスカブル割込み入力であるロウアクティブの
ＮＭＩ信号１８入力端子、ＣＰＵ１が動作するために必
要なＣＬＫ信号２１入力端子とを有する。
【０００４】また、ＣＰＵ１は一般にロウアクティブの
ＮＭＩ信号１８が通知され、実際にＮＭＩ処理が開始す
るのはＮＭＩ信号１８が通知された時点で実行されてい
る命令の実行終了後である。主記憶装置２は、ＣＰＵ１
よりリード・サイクルが発行されると、ＤＡＴＡ信号１
２にＡＤＲ信号１１で示される領域のデータを出力し、
更に、ＰＤＡＴ信号１５にこのＤＡＴＡ信号１２に出力
されたデータに対応するパリティ・データを出力する機
能を有する。又、ＣＰＵ１よりライト・サイクルが発行
されると、ＡＤＲ信号１１で示される領域にＤＡＴＡ信
号１２のデータとＤＡＴＡ信号１２をもとにパリティ制
御信号２５で作成されたＰＤＡＴ信号１５を書き込める
機能を有するものである。
ＮＭＩ信号１８が通知され、実際にＮＭＩ処理が開始す
るのはＮＭＩ信号１８が通知された時点で実行されてい
る命令の実行終了後である。主記憶装置２は、ＣＰＵ１
よりリード・サイクルが発行されると、ＤＡＴＡ信号１
２にＡＤＲ信号１１で示される領域のデータを出力し、
更に、ＰＤＡＴ信号１５にこのＤＡＴＡ信号１２に出力
されたデータに対応するパリティ・データを出力する機
能を有する。又、ＣＰＵ１よりライト・サイクルが発行
されると、ＡＤＲ信号１１で示される領域にＤＡＴＡ信
号１２のデータとＤＡＴＡ信号１２をもとにパリティ制
御信号２５で作成されたＰＤＡＴ信号１５を書き込める
機能を有するものである。
【０００５】Ｉ／Ｏ装置３は、ＣＰＵ１のメモリ空間に
割り付けられており、主記憶装置２と同様な機能を有す
るものである。ただし、Ｉ／Ｏ装置３はパリティ・デー
タを入出力する機能は持ち合わせていない。パリティ制
御装置２５は、主記憶装置２から出力されるＤＡＴＡ信
号１２とＰＤＡＴ信号１５をもとにパリティ・チェック
を行う機能を有し、もしパリティ・エラーが発生すれば
ＰＥＲＲ信号１５によりＣＰＵ１に通知する機能を持つ
ものである。
割り付けられており、主記憶装置２と同様な機能を有す
るものである。ただし、Ｉ／Ｏ装置３はパリティ・デー
タを入出力する機能は持ち合わせていない。パリティ制
御装置２５は、主記憶装置２から出力されるＤＡＴＡ信
号１２とＰＤＡＴ信号１５をもとにパリティ・チェック
を行う機能を有し、もしパリティ・エラーが発生すれば
ＰＥＲＲ信号１５によりＣＰＵ１に通知する機能を持つ
ものである。
【０００６】ＢＣＹＳＴ信号８は、リードまたはライト
・バス・サイクルのＴ１サイクルの間、“Ｌ”レベルに
なる信号である。ＲＤ信号９は、リード・バス・サイク
ルのＴ１サイクル，Ｔ２サイクルの間、“Ｌ”レベルに
なる信号である。ＷＲ信号１０は、ライト・バス・サイ
クルのＴ１サイクル，Ｔ２サイクルの間、“Ｌ”レベル
になる信号である。ＡＤＲ信号１１はＴ１サイクル、Ｔ
２サイクルの間、ＣＰＵ１より出力されるアドレス信号
である。
・バス・サイクルのＴ１サイクルの間、“Ｌ”レベルに
なる信号である。ＲＤ信号９は、リード・バス・サイク
ルのＴ１サイクル，Ｔ２サイクルの間、“Ｌ”レベルに
なる信号である。ＷＲ信号１０は、ライト・バス・サイ
クルのＴ１サイクル，Ｔ２サイクルの間、“Ｌ”レベル
になる信号である。ＡＤＲ信号１１はＴ１サイクル、Ｔ
２サイクルの間、ＣＰＵ１より出力されるアドレス信号
である。
【０００７】ＤＡＴＡ信号１２は、ＣＰＵ１がリード・
バス・サイクルを行うときにはＴ２サイクルの次のクロ
ックの立ち上がりでサンプリングされ、ライト・バス・
サイクルを行うときにはＴ１サイクルの次のクロックの
立ち上がりで出力される信号である。ＰＤＡＴ信号１５
はパリティ・データでありＤＡＴＡ信号１２と同じタイ
ミングでパリティ制御装置２５によりリード／ライトさ
れる信号である。ＮＭＩ信号１８は、ＣＰＵ１のクロッ
クの毎の立ち上がりでサンプリングされるノンマスカブ
ル割込み要求入力信号であり、最低２クロックの間
“Ｌ”レベルが持続していればノンマスカブル割込み要
求としてＣＰＵ１に受け付けられる。本従来例ではＮＭ
Ｉ信号１８にはパリティ制御装置２５の出力するパリテ
ィ・エラー信号を入力している。
バス・サイクルを行うときにはＴ２サイクルの次のクロ
ックの立ち上がりでサンプリングされ、ライト・バス・
サイクルを行うときにはＴ１サイクルの次のクロックの
立ち上がりで出力される信号である。ＰＤＡＴ信号１５
はパリティ・データでありＤＡＴＡ信号１２と同じタイ
ミングでパリティ制御装置２５によりリード／ライトさ
れる信号である。ＮＭＩ信号１８は、ＣＰＵ１のクロッ
クの毎の立ち上がりでサンプリングされるノンマスカブ
ル割込み要求入力信号であり、最低２クロックの間
“Ｌ”レベルが持続していればノンマスカブル割込み要
求としてＣＰＵ１に受け付けられる。本従来例ではＮＭ
Ｉ信号１８にはパリティ制御装置２５の出力するパリテ
ィ・エラー信号を入力している。
【０００８】ＣＰＵ１によりリード・バス・サイクルで
ある命令フェッチ・サイクルが起動されたとき、読み込
まれた命令コードにパリティ・エラーが発生し、期待し
ていた命令のコードと違った命令のコードがＣＰＵ１に
とりこまれた場合、ＣＰＵ１は誤った命令の実行をす
る。
ある命令フェッチ・サイクルが起動されたとき、読み込
まれた命令コードにパリティ・エラーが発生し、期待し
ていた命令のコードと違った命令のコードがＣＰＵ１に
とりこまれた場合、ＣＰＵ１は誤った命令の実行をす
る。
【０００９】このとき、従来のコンピュータ装置ではパ
リティ制御装置２５の出力するパリティ・エラーをＣＰ
Ｕ１のＮＭＩ要因として通知しＮＭＩ処理を行うが、Ｃ
ＰＵ１で実際に信号１８がサンプリングされ、ＮＭＩ処
理が実行されるのは常に誤った命令を実行した後であっ
た。
リティ制御装置２５の出力するパリティ・エラーをＣＰ
Ｕ１のＮＭＩ要因として通知しＮＭＩ処理を行うが、Ｃ
ＰＵ１で実際に信号１８がサンプリングされ、ＮＭＩ処
理が実行されるのは常に誤った命令を実行した後であっ
た。
【００１０】
【発明が解決しようとする課題】上述した従来のコンピ
ュータ装置は、システム・バス上の主記憶装置で障害が
おきた場合に、主記憶装置の障害検出手段であるパリテ
ィ制御装置が出力するＮＭＩ要求信号はＣＰＵの命令実
行途中にでも起こりえるが、実際にこのＮＭＩ要求は実
行中の命令が完了した時点でなければＣＰＵは受け付け
ないので、ＮＭＩ要求信号が受け付けられてから実際に
ＮＭＩ処理が開始されるまでには最悪数回のバス・サイ
クルがシステム・バスに対して実行されてしまう。した
がって、ＣＰＵに誤った命令コードまたはオペランド・
データが読み込まれ実行される可能性があり、システム
・バス上のＩ／Ｏ装置などにＣＰＵが誤ったアクセスを
行い、最悪の場合コンピュータ装置の破壊につながると
いう欠点がある。
ュータ装置は、システム・バス上の主記憶装置で障害が
おきた場合に、主記憶装置の障害検出手段であるパリテ
ィ制御装置が出力するＮＭＩ要求信号はＣＰＵの命令実
行途中にでも起こりえるが、実際にこのＮＭＩ要求は実
行中の命令が完了した時点でなければＣＰＵは受け付け
ないので、ＮＭＩ要求信号が受け付けられてから実際に
ＮＭＩ処理が開始されるまでには最悪数回のバス・サイ
クルがシステム・バスに対して実行されてしまう。した
がって、ＣＰＵに誤った命令コードまたはオペランド・
データが読み込まれ実行される可能性があり、システム
・バス上のＩ／Ｏ装置などにＣＰＵが誤ったアクセスを
行い、最悪の場合コンピュータ装置の破壊につながると
いう欠点がある。
【００１１】本発明の目的は、ＣＰＵに誤った命令コー
ド等が読み込まれても、ＣＰＵが誤ったアクセスを行う
ことがないコンピュータ装置を提供することにある。
ド等が読み込まれても、ＣＰＵが誤ったアクセスを行う
ことがないコンピュータ装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明のコンピュータ装
置は、ＣＰＵのバス・サイクルを制御する信号をシステ
ム・バスから分離するバッファと、ＣＰＵが誤った命令
コードまたはオペランドデータを読み込んで暴走しても
障害を抑えることができるようにパリティ制御装置より
パリティ・エラーが通知された時点でＣＰＵのデータ・
バスに一定の命令（データ）をＣＰＵのバス・サイクル
の同期して出力する定数発生器と、ＮＭＩ処理が開始さ
れるとそれを検出するためのＮＭＩエントリ・アドレス
・リード・バス・サイクル検出手段を有している。
置は、ＣＰＵのバス・サイクルを制御する信号をシステ
ム・バスから分離するバッファと、ＣＰＵが誤った命令
コードまたはオペランドデータを読み込んで暴走しても
障害を抑えることができるようにパリティ制御装置より
パリティ・エラーが通知された時点でＣＰＵのデータ・
バスに一定の命令（データ）をＣＰＵのバス・サイクル
の同期して出力する定数発生器と、ＮＭＩ処理が開始さ
れるとそれを検出するためのＮＭＩエントリ・アドレス
・リード・バス・サイクル検出手段を有している。
【００１３】
【実施例】次に、本発明を図面を参照して説明する。図
１は本発明の第１の実施例のブロック図であり、図２は
図１のシステム構成にてパリティ・エラーが発生したと
きの動作の概要を示すフローチャートであり、図３は図
１のシステム構成にてパリティ・エラーが発生したとき
の動作を示すタイミングチャートである。
１は本発明の第１の実施例のブロック図であり、図２は
図１のシステム構成にてパリティ・エラーが発生したと
きの動作の概要を示すフローチャートであり、図３は図
１のシステム構成にてパリティ・エラーが発生したとき
の動作を示すタイミングチャートである。
【００１４】ＣＰＵ１、主記憶装置２、Ｉ／Ｏ装置３は
それぞれ従来技術で説明したＣＰＵと同じものであり、
同じ符号のものは同じ機能を示す。パリティ制御装置４
は従来技術で説明したパリティ制御装置２１の機能に加
え、パリティ・エラーが発生するとそのバス・サイクル
の終了するＴ２サイクルの次の立ち上がりで“Ｌ”レベ
ルになるＳＢＫ信号１９を出力する機能と、ＮＭＩエン
トリ・アドレスがＤＡＴＡ信号１２にＣＰＵ１から出力
されたことを示すＮＤＥＣ信号１６を入力するとバッフ
ァ１３をイネーブルにする機能とを持つ。デコーダ２０
はＣＰＵ１の出力するＡＤＲ信号１１をデコードするも
のであり、ＡＤＲ信号１１がＮＭＩエントリ・アドレス
であるときにＮＤＥＣ信号１６を“Ｈ”レベルにする機
能を持つ。
それぞれ従来技術で説明したＣＰＵと同じものであり、
同じ符号のものは同じ機能を示す。パリティ制御装置４
は従来技術で説明したパリティ制御装置２１の機能に加
え、パリティ・エラーが発生するとそのバス・サイクル
の終了するＴ２サイクルの次の立ち上がりで“Ｌ”レベ
ルになるＳＢＫ信号１９を出力する機能と、ＮＭＩエン
トリ・アドレスがＤＡＴＡ信号１２にＣＰＵ１から出力
されたことを示すＮＤＥＣ信号１６を入力するとバッフ
ァ１３をイネーブルにする機能とを持つ。デコーダ２０
はＣＰＵ１の出力するＡＤＲ信号１１をデコードするも
のであり、ＡＤＲ信号１１がＮＭＩエントリ・アドレス
であるときにＮＤＥＣ信号１６を“Ｈ”レベルにする機
能を持つ。
【００１５】定数発生器７は、ＳＢＫ信号１４が“Ｌ”
レベルになると、ＣＰＵ１の発行するリード・バス・サ
イクルのときのみＤＡＴＡ信号１２にＣＰＵ１のＮＯＰ
命令コードを出力する機能を持つものである。バッファ
５はＣＰＵ１のバス・サイクルを制御するＢＣＹＳＴ信
号８、ＲＤ信号９、ＷＲ信号１０をシステム・バスと分
離するためのバッファであり、ＳＢＫ信号１４が“Ｈ”
レベルの間アクティブになるものである。
レベルになると、ＣＰＵ１の発行するリード・バス・サ
イクルのときのみＤＡＴＡ信号１２にＣＰＵ１のＮＯＰ
命令コードを出力する機能を持つものである。バッファ
５はＣＰＵ１のバス・サイクルを制御するＢＣＹＳＴ信
号８、ＲＤ信号９、ＷＲ信号１０をシステム・バスと分
離するためのバッファであり、ＳＢＫ信号１４が“Ｈ”
レベルの間アクティブになるものである。
【００１６】ＮＭＩ処理用記憶装置１４は、システム・
バスにてパリティ・エラーが起きたときに、ＣＰＵ１に
てＮＭＩ処理を行うためのプログラムが格納されている
記憶装置である。バッファ６はＣＰＵ１のＤＡＴＡ信号
１２とシステム・バスを分離するためのバッファであ
り、ＳＢＫ信号１９が“Ｈ”レベルの間アクティブにな
るものである。
バスにてパリティ・エラーが起きたときに、ＣＰＵ１に
てＮＭＩ処理を行うためのプログラムが格納されている
記憶装置である。バッファ６はＣＰＵ１のＤＡＴＡ信号
１２とシステム・バスを分離するためのバッファであ
り、ＳＢＫ信号１９が“Ｈ”レベルの間アクティブにな
るものである。
【００１７】ＣＰＵ１が主記憶装置２に存在する命令コ
ードを取り込もうとした場合、ＡＤＲ信号１１、ＢＣＹ
ＳＴ信号８、ＲＤ信号９によりリード・バス・サイクル
が開始され、ＤＡＴＡ信号１２から命令コードが入力さ
れる。このとき、同時にＰＤＡＴ信号１５より入力した
命令コードのパリティ・データがパリティ制御装置４に
入力され、ＤＡＴＡ信号１２とともにパリティ・チェッ
クが行われる。パリティ・チェックの結果、障害が認め
られればパリティ制御装置４はＳＢＫ信号１４を“Ｌ”
レベルにし、バッファ５およびバッファ６をインアクテ
ィブにし、ＣＰＵ１がシステム・バスへアクセスするこ
とを禁止する。
ードを取り込もうとした場合、ＡＤＲ信号１１、ＢＣＹ
ＳＴ信号８、ＲＤ信号９によりリード・バス・サイクル
が開始され、ＤＡＴＡ信号１２から命令コードが入力さ
れる。このとき、同時にＰＤＡＴ信号１５より入力した
命令コードのパリティ・データがパリティ制御装置４に
入力され、ＤＡＴＡ信号１２とともにパリティ・チェッ
クが行われる。パリティ・チェックの結果、障害が認め
られればパリティ制御装置４はＳＢＫ信号１４を“Ｌ”
レベルにし、バッファ５およびバッファ６をインアクテ
ィブにし、ＣＰＵ１がシステム・バスへアクセスするこ
とを禁止する。
【００１８】このとき、ＣＰＵ１にはＮＭＩ信号１８が
入力されているが、ＣＰＵ１が実際にＮＭＩ処理に移行
するまでに最悪、数個のバス・サイクルを実行してしま
うので、定数発生器７により、ＤＡＴＡ信号１２にＣＰ
Ｕ１のＮＯＰ命令コードを出力し、ＣＰＵ１が誤った命
令コードを読み込み、暴走状態になってもＮＯＰ命令し
か実行しないようにし、ＣＰＵ１がＮＭＩ処理を開始す
るのを待つ。
入力されているが、ＣＰＵ１が実際にＮＭＩ処理に移行
するまでに最悪、数個のバス・サイクルを実行してしま
うので、定数発生器７により、ＤＡＴＡ信号１２にＣＰ
Ｕ１のＮＯＰ命令コードを出力し、ＣＰＵ１が誤った命
令コードを読み込み、暴走状態になってもＮＯＰ命令し
か実行しないようにし、ＣＰＵ１がＮＭＩ処理を開始す
るのを待つ。
【００１９】ＣＰＵ１がＮＭＩ処理を開始すると、ＮＭ
Ｉエントリ・アドレスを読み込むためにＡＤＲ信号１１
にＮＭＩエントリ・アドレスが格納されているアドレス
を出力するので、デコーダ２０によりＮＭＩエントリ・
アドレスを検出し、パリティ制御装置４にＮＤＥＣ信号
１６を“Ｌ”レベルにすることで通知する。
Ｉエントリ・アドレスを読み込むためにＡＤＲ信号１１
にＮＭＩエントリ・アドレスが格納されているアドレス
を出力するので、デコーダ２０によりＮＭＩエントリ・
アドレスを検出し、パリティ制御装置４にＮＤＥＣ信号
１６を“Ｌ”レベルにすることで通知する。
【００２０】パリティ制御装置４はＮＤＥＣ信号１６に
よりＣＰＵ１がＮＭＩ処理に移行したことを認識し、Ｍ
ＢＥ信号１７を“Ｌ”レベルにし、バッファ１３をイネ
ーブルにすることによりＮＭＩ処理用記憶装置１４を使
用可能にする。以降ＣＰＵ１はＮＭＩ処理用記憶装置１
４を用いてシステムへの障害を抑えた状態でＮＭＩ処理
を実行できる。
よりＣＰＵ１がＮＭＩ処理に移行したことを認識し、Ｍ
ＢＥ信号１７を“Ｌ”レベルにし、バッファ１３をイネ
ーブルにすることによりＮＭＩ処理用記憶装置１４を使
用可能にする。以降ＣＰＵ１はＮＭＩ処理用記憶装置１
４を用いてシステムへの障害を抑えた状態でＮＭＩ処理
を実行できる。
【００２１】図４は本発明の第２の実施例のブロック図
であり、図５は図４のシステム構成にてパリティ・エラ
ーが発生したときの動作の概要を示すフローチャートで
あり、図６は図４のシステム構成にてＮＭＩ処理を実行
しているときの動作を示すタイミングチャートである。
であり、図５は図４のシステム構成にてパリティ・エラ
ーが発生したときの動作の概要を示すフローチャートで
あり、図６は図４のシステム構成にてＮＭＩ処理を実行
しているときの動作を示すタイミングチャートである。
【００２２】パリティ制御装置２４は図１のパリティ制
御装置４に加え、ＰＤＥＣ信号２３を入力すると、ＳＢ
Ｋ信号１９を“Ｈ”レベルにする機能を持つ。デコーダ
２２は、図１のデコーダ２０の機能に加え、パリティ制
御装置４からのＭＢＥ信号１７に“Ｌ”が出力されてお
り、かつＡＤＲ信号１１がパリィ制御装置２４に割り付
けられているアドレスを示していればＰＤＥＣ信号２３
を“Ｈ”レベルにする機能を持つ。
御装置４に加え、ＰＤＥＣ信号２３を入力すると、ＳＢ
Ｋ信号１９を“Ｈ”レベルにする機能を持つ。デコーダ
２２は、図１のデコーダ２０の機能に加え、パリティ制
御装置４からのＭＢＥ信号１７に“Ｌ”が出力されてお
り、かつＡＤＲ信号１１がパリィ制御装置２４に割り付
けられているアドレスを示していればＰＤＥＣ信号２３
を“Ｈ”レベルにする機能を持つ。
【００２３】この実施例ではパリティ制御装置２４のＳ
ＢＫ信号１９の出力をＣＰＵ１によりプログラマブルに
設定することが可能になるので、ＮＭＩ処理のなかでシ
ステム・バスをアクセスし障害復帰処理を行うことが可
能になり、より信頼性が向上するという利点がある。
ＢＫ信号１９の出力をＣＰＵ１によりプログラマブルに
設定することが可能になるので、ＮＭＩ処理のなかでシ
ステム・バスをアクセスし障害復帰処理を行うことが可
能になり、より信頼性が向上するという利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、ＣＰＵの
バス・サイクルを制御する信号をシステム・バスから分
離するバッファと、ＣＰＵが誤った命令コードまたはオ
ペランドデータを読み込んで暴走しても障害を抑えるこ
とができるようにパリティ制御装置よりパリティ・エラ
ーが通知された時点でＣＰＵのデータ・バスに一定の命
令（データ）をＣＰＵのバス・サイクルに同期して出力
する定数発生器と、ＮＭＩ処理が開始されるとそれを検
出するためのＮＭＩエントリ・アドレス・リード・バス
・サイクル検出手段を有することにより、ＣＰＵがＮＭ
Ｉ要求信号が受け付け、実際にＮＭＩ処理が開始される
までに数回のシステム・バスに対するバス・サイクルが
実行され、ＣＰＵに誤った命令コードまたはオペランド
・データが読み込まれ実行されても、システム・バス上
のＩ／Ｏ装置などにＣＰＵが誤ったアクセスを行いコン
ピュータ装置全体としての致命的な不具合につながるこ
とがないという効果と、ＣＰＵがＮＭＩ処理に移行する
までの期間に暴走状態に陥っても定数発生器により最適
な命令コードを発生させることにより、ＣＰＵの暴走に
よるシステムへの影響を抑えることができるという効果
がある。
バス・サイクルを制御する信号をシステム・バスから分
離するバッファと、ＣＰＵが誤った命令コードまたはオ
ペランドデータを読み込んで暴走しても障害を抑えるこ
とができるようにパリティ制御装置よりパリティ・エラ
ーが通知された時点でＣＰＵのデータ・バスに一定の命
令（データ）をＣＰＵのバス・サイクルに同期して出力
する定数発生器と、ＮＭＩ処理が開始されるとそれを検
出するためのＮＭＩエントリ・アドレス・リード・バス
・サイクル検出手段を有することにより、ＣＰＵがＮＭ
Ｉ要求信号が受け付け、実際にＮＭＩ処理が開始される
までに数回のシステム・バスに対するバス・サイクルが
実行され、ＣＰＵに誤った命令コードまたはオペランド
・データが読み込まれ実行されても、システム・バス上
のＩ／Ｏ装置などにＣＰＵが誤ったアクセスを行いコン
ピュータ装置全体としての致命的な不具合につながるこ
とがないという効果と、ＣＰＵがＮＭＩ処理に移行する
までの期間に暴走状態に陥っても定数発生器により最適
な命令コードを発生させることにより、ＣＰＵの暴走に
よるシステムへの影響を抑えることができるという効果
がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１の動作を説明するための流れ図である。
【図３】図１の動作を説明するための波形図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】図４の動作を説明するための流れ図である。
【図６】図４の動作を説明するための波形図である。
【図７】従来例を示すブロック図である。
【図８】図７の動作を説明するための流れ図である。
【図９】図７の動作を説明するための波形図である。
１ ＣＰＵ ２ 主記憶装置 ３ Ｉ／Ｏ装置 ４ パリティ制御装置 ５ バッファ ６ バッファ ７ 定数発生器 ８ ＢＣＹＳＴ信号 ９ ＲＤ信号 １０ ＷＲ信号 １１ ＡＤＲ信号 １２ ＤＡＴＡ信号 １３ バッファ １４ ＮＭＩ処理用記憶装置 １５ ＰＤＡＴ信号 １６ ＮＤＥＣ信号 １７ ＭＢＥ信号 １８ ＮＭＩ信号 １９ ＳＢＫ信号 ２０ デコーダ ２１ ＣＬＫ信号 ２２ デコーダ ２３ ＰＤＥＣ信号 ２４ パリティ制御装置 ２５ パリティ制御装置
Claims (1)
- 【請求項１】 ＣＰＵと、エラー検出装置と、前記ＣＰ
Ｕのバス・サイクルを制御する信号をシステム・バスか
ら分離するバッファと、前記エラー検出装置からエラー
が通知された時点で前記ＣＰＵのバス・サイクルに同期
して一定の命令コードやオペランド・データを前記ＣＰ
Ｕのデータ・バスに出力する定数発生器と、割込み処理
が開始されたことを検出する割込みエントリ・アドレス
・リード・バス・サイクル検出手段とを有することを特
徴とするコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193374A JPH0540701A (ja) | 1991-08-02 | 1991-08-02 | コンピユータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193374A JPH0540701A (ja) | 1991-08-02 | 1991-08-02 | コンピユータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540701A true JPH0540701A (ja) | 1993-02-19 |
Family
ID=16306858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193374A Pending JPH0540701A (ja) | 1991-08-02 | 1991-08-02 | コンピユータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6298399B1 (en) * | 1998-03-27 | 2001-10-02 | Intel Corporation | System for managing input/output accesses at a bridge/memory controller having a status register for recording cause of interrupt |
-
1991
- 1991-08-02 JP JP3193374A patent/JPH0540701A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6298399B1 (en) * | 1998-03-27 | 2001-10-02 | Intel Corporation | System for managing input/output accesses at a bridge/memory controller having a status register for recording cause of interrupt |
| US6370598B2 (en) | 1998-03-27 | 2002-04-09 | Intel Corporation | Method and apparatus for managing input/output address accesses |
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