JPH11134217A - 異常動作アドレス保存回路 - Google Patents
異常動作アドレス保存回路Info
- Publication number
- JPH11134217A JPH11134217A JP9298129A JP29812997A JPH11134217A JP H11134217 A JPH11134217 A JP H11134217A JP 9298129 A JP9298129 A JP 9298129A JP 29812997 A JP29812997 A JP 29812997A JP H11134217 A JPH11134217 A JP H11134217A
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- JP
- Japan
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- read
- storage
- cpu
- abnormal operation
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Abstract
(57)【要約】
【課題】 ＣＰＵ異常発生時にその直前の読出しアドレ
ス情報を保持しておく様にし、障害解析を容易とした異
常動作アドレス保存回路を提供する。 【解決手段】 ＣＰＵ１の異常時にウォッチドッグタイ
マ回路４からＣＰＵリセット信号ｆを生成してＣＰＵリ
セットをなすと同時に、フリップフロップ回路５へこの
リセット信号ｆを供給してそのＱ出力ｇをイネーブルと
する。この信号ｇのイネーブルによりプログラムを格納
したＲＯＭ３の読出しアドレスｂを格納しているＦＩＦ
Ｏメモリ８の書込み制御信号ｈ，ｉをＯＲ回路６，７に
てマスクして、以後当該メモリ８への書込みを禁止す
る。よって、ＣＰＵ障害直前のプログラムアドレスが保
持されており、障害解析が容易となる。
ス情報を保持しておく様にし、障害解析を容易とした異
常動作アドレス保存回路を提供する。 【解決手段】 ＣＰＵ１の異常時にウォッチドッグタイ
マ回路４からＣＰＵリセット信号ｆを生成してＣＰＵリ
セットをなすと同時に、フリップフロップ回路５へこの
リセット信号ｆを供給してそのＱ出力ｇをイネーブルと
する。この信号ｇのイネーブルによりプログラムを格納
したＲＯＭ３の読出しアドレスｂを格納しているＦＩＦ
Ｏメモリ８の書込み制御信号ｈ，ｉをＯＲ回路６，７に
てマスクして、以後当該メモリ８への書込みを禁止す
る。よって、ＣＰＵ障害直前のプログラムアドレスが保
持されており、障害解析が容易となる。
Description
【０００１】
【発明の属する技術分野】本発明は異常動作アドレス保
存回路に関し、特にメモリの記憶内容を順次読出しつつ
データ処理を行うＣＰＵの異常時にそのときの読出しア
ドレスを保存するようにした異常動作アドレス保存回路
に関するものである。
存回路に関し、特にメモリの記憶内容を順次読出しつつ
データ処理を行うＣＰＵの異常時にそのときの読出しア
ドレスを保存するようにした異常動作アドレス保存回路
に関するものである。
【０００２】
【従来の技術】ＣＰＵの異常動作時の復旧技術の例とし
て、広く知られたいわゆるウォッチドッグタイマ（ＷＤ
Ｔ）回路があり、またＣＰＵの異常時におけるプログラ
ム格納メモリのアドレス情報を記憶しておく技術があ
り、図５（Ａ），（Ｂ）にこれ等各技術を示す回路が開
示されている。
て、広く知られたいわゆるウォッチドッグタイマ（ＷＤ
Ｔ）回路があり、またＣＰＵの異常時におけるプログラ
ム格納メモリのアドレス情報を記憶しておく技術があ
り、図５（Ａ），（Ｂ）にこれ等各技術を示す回路が開
示されている。
【０００３】図５（Ａ）のＷＤＴ回路を参照すると、Ｃ
ＰＵ５１はその正常動作時には一定周期ｔ１でパルス信
号（ＯＰＴ）を生成しており、この周期的パルス信号は
ＷＤＴ５２のリセット入力となっている。このＷＤＴ５
２はこの周期的パルス信号の到来毎にリセットされてク
ロック信号ＣＬＫの計数を開始する。
ＰＵ５１はその正常動作時には一定周期ｔ１でパルス信
号（ＯＰＴ）を生成しており、この周期的パルス信号は
ＷＤＴ５２のリセット入力となっている。このＷＤＴ５
２はこの周期的パルス信号の到来毎にリセットされてク
ロック信号ＣＬＫの計数を開始する。
【０００４】この周期的パルス信号が到来せずに予め定
められたｔ２時間（ｔ２＞ｔ１）に達すると、ＷＤＴ５
２は出力Ｑにハイ状態の信号を生成する。このハイ状態
の信号Ｑに応答して、ワンショットマルチバイブレータ
５３がリセット信号（ＲＳＴ）を生成してＣＰＵ５１の
リセット端子へ供給する。これにより、ＣＰＵ５１が異
常の場合、すなわち、周期的パルス信号の生成がなされ
ない場合、ＷＤＴ５２がこれを検出してＣＰＵ５１のリ
セットを行う様になっているのである。
められたｔ２時間（ｔ２＞ｔ１）に達すると、ＷＤＴ５
２は出力Ｑにハイ状態の信号を生成する。このハイ状態
の信号Ｑに応答して、ワンショットマルチバイブレータ
５３がリセット信号（ＲＳＴ）を生成してＣＰＵ５１の
リセット端子へ供給する。これにより、ＣＰＵ５１が異
常の場合、すなわち、周期的パルス信号の生成がなされ
ない場合、ＷＤＴ５２がこれを検出してＣＰＵ５１のリ
セットを行う様になっているのである。
【０００５】また、図５（Ｂ）のアドレ情報保存回路を
参照すると、ＣＰＵ５４はＲＯＭ５５（読出し専用メモ
リであり、ＣＰＵの動作のためのプログラムを格納して
いる）に対して、読出しアドレスをアドレスバス５７を
介して順次供給することにより、当該ＲＯＭ５５からプ
ログラムデータをデータバス５８を介して順次読出しつ
つ当該プログラムに従ってデータ処理を行うものであ
る。
参照すると、ＣＰＵ５４はＲＯＭ５５（読出し専用メモ
リであり、ＣＰＵの動作のためのプログラムを格納して
いる）に対して、読出しアドレスをアドレスバス５７を
介して順次供給することにより、当該ＲＯＭ５５からプ
ログラムデータをデータバス５８を介して順次読出しつ
つ当該プログラムに従ってデータ処理を行うものであ
る。
【０００６】このとき、ＣＰＵ５４はＲＯＭ５５に対し
てリード信号（ＲＤ）５９を供給しつつＲＯＭ５５の読
出しを行うのであるが、同時にこのリード信号５９を先
入れ先出（ＦＩＦＯ）メモリ５６に対してライト信号
（ＷＣＫ）として供給することで、アドレスバス５７上
の読出しアドレスが当該ＦＩＦＯメモリ５６に順次格納
制御される。
てリード信号（ＲＤ）５９を供給しつつＲＯＭ５５の読
出しを行うのであるが、同時にこのリード信号５９を先
入れ先出（ＦＩＦＯ）メモリ５６に対してライト信号
（ＷＣＫ）として供給することで、アドレスバス５７上
の読出しアドレスが当該ＦＩＦＯメモリ５６に順次格納
制御される。
【０００７】このＦＩＦＯメモリ５６は、格納情報が一
杯になると、古い情報を破棄して新しい情報を格納する
ものであるから、常時、このメモリ空間分の新しいアド
レス情報が格納されていることになる。こうすることに
より、ＦＩＦＯメモリ５６はトレースメモリとして機能
し、よってＣＰＵの障害時における障害解析が容易にな
るのである。
杯になると、古い情報を破棄して新しい情報を格納する
ものであるから、常時、このメモリ空間分の新しいアド
レス情報が格納されていることになる。こうすることに
より、ＦＩＦＯメモリ５６はトレースメモリとして機能
し、よってＣＰＵの障害時における障害解析が容易にな
るのである。
【０００８】
【発明が解決しようとする課題】上述したＷＤＴ回路で
は、ＣＰＵ異常時においてＣＰＵの自動リセットは可能
であるが、異常時における障害解析はできない。そこ
で、図５（Ｂ）に示したアドレス情報保存回路を使用す
ることが考えられるが、この例では、ＦＩＦＯをアドレ
ス情報保存用メモリとして使用しているので、このＦＩ
ＦＯのメモリ空間が一杯になると、古いデータは新しい
デーに上書きされてしまう。
は、ＣＰＵ異常時においてＣＰＵの自動リセットは可能
であるが、異常時における障害解析はできない。そこ
で、図５（Ｂ）に示したアドレス情報保存回路を使用す
ることが考えられるが、この例では、ＦＩＦＯをアドレ
ス情報保存用メモリとして使用しているので、このＦＩ
ＦＯのメモリ空間が一杯になると、古いデータは新しい
デーに上書きされてしまう。
【０００９】ＣＰＵが異常により暴走状態になると、正
常プログラム以外の意味のないデータを読込んでしま
い、そのデータをプログラムとして解読して実行するこ
とになるという問題があり、またこのときの意味のない
データの読出しアドレスもＦＩＦＯメモリに保存されて
しまう。更に、ＦＩＦＯメモリに格納されている暴走の
原因になったプログラムのバグのアドレスは、メモリ空
間が一杯になると、上書きされて消失してしまい、結果
として、異常解析は不可能である。
常プログラム以外の意味のないデータを読込んでしま
い、そのデータをプログラムとして解読して実行するこ
とになるという問題があり、またこのときの意味のない
データの読出しアドレスもＦＩＦＯメモリに保存されて
しまう。更に、ＦＩＦＯメモリに格納されている暴走の
原因になったプログラムのバグのアドレスは、メモリ空
間が一杯になると、上書きされて消失してしまい、結果
として、異常解析は不可能である。
【００１０】本発明の目的は、ＣＰＵ異常発生時にその
直前の読出しアドレス情報を保持しておく様にして、障
害解析を容易とした異常動作アドレス保存回路を提供す
ることである。
直前の読出しアドレス情報を保持しておく様にして、障
害解析を容易とした異常動作アドレス保存回路を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明によれば、記憶手
段と、この記憶手段の記憶内容を順次読出しつつデータ
処理を行う情報処理手段と、この情報処理手段による前
記記憶手段の読出しアドレスを順次格納する読出しアド
レス格納手段とを含む情報処理システムにおける異常動
作アドレス保存回路であって、前記情報処理手段の異常
動作時に前記読出しアドレス格納手段の格納状態を停止
制御する制御手段を含むことを特徴とする異常動作アド
レス保存回路が得られる。
段と、この記憶手段の記憶内容を順次読出しつつデータ
処理を行う情報処理手段と、この情報処理手段による前
記記憶手段の読出しアドレスを順次格納する読出しアド
レス格納手段とを含む情報処理システムにおける異常動
作アドレス保存回路であって、前記情報処理手段の異常
動作時に前記読出しアドレス格納手段の格納状態を停止
制御する制御手段を含むことを特徴とする異常動作アド
レス保存回路が得られる。
【００１２】そして、前記情報処理手段は一定周期の周
期的パルスを生成する様構成されており、前記制御手段
は、この周期的パルスの有無を検出するパルス検出手段
と、このパルス検出手段により前記周期的パルスが検出
されなかったときに異常信号を生成する異常信号生成手
段と、この異常信号に応答して前記読出しアドレス格納
手段の格納状態を停止せしめる格納停止手段とを有する
ことを特徴とする。
期的パルスを生成する様構成されており、前記制御手段
は、この周期的パルスの有無を検出するパルス検出手段
と、このパルス検出手段により前記周期的パルスが検出
されなかったときに異常信号を生成する異常信号生成手
段と、この異常信号に応答して前記読出しアドレス格納
手段の格納状態を停止せしめる格納停止手段とを有する
ことを特徴とする。
【００１３】また、前記格納停止手段は、前記異常信号
により前記読出しアドレス格納手段への書込み制御信号
をマスクするようにしたことを特徴とし、前記パルス検
出手段はウォチドッグタイマであり、このウォチドッグ
タイマにより前記周期的パルスの有無の検出をなすよう
にしたことを特徴とする。
により前記読出しアドレス格納手段への書込み制御信号
をマスクするようにしたことを特徴とし、前記パルス検
出手段はウォチドッグタイマであり、このウォチドッグ
タイマにより前記周期的パルスの有無の検出をなすよう
にしたことを特徴とする。
【００１４】更に、前記読出しアドレス格納手段は先入
れ先出メモリであり、このメモリに対して循環的に前記
読出しアドレスが格納される様構成されていることを特
徴とし、前記記憶手段から順次読出されるデータを順次
格納する読出しデータ格納手段を更に含み、前記制御手
段は、前記情報処理手段の異常動作時に前記読出しアー
タ格納手段の格納状態を停止制御するよう構成されてい
ることを特徴とする。
れ先出メモリであり、このメモリに対して循環的に前記
読出しアドレスが格納される様構成されていることを特
徴とし、前記記憶手段から順次読出されるデータを順次
格納する読出しデータ格納手段を更に含み、前記制御手
段は、前記情報処理手段の異常動作時に前記読出しアー
タ格納手段の格納状態を停止制御するよう構成されてい
ることを特徴とする。
【００１５】本発明の作用を述べる。ＣＰＵの異常動作
時に、例えば、ＷＤＴ回路から出力されるＣＰＵリセッ
ト信号によりアドレス情報を格納するＦＩＦＯメモリへ
の書込み制御信号をマスクして、ＣＰＵ障害発生以降の
アドレス情報の格納を停止し、その直前のアドレス情報
の保存を可能としたものである。
時に、例えば、ＷＤＴ回路から出力されるＣＰＵリセッ
ト信号によりアドレス情報を格納するＦＩＦＯメモリへ
の書込み制御信号をマスクして、ＣＰＵ障害発生以降の
アドレス情報の格納を停止し、その直前のアドレス情報
の保存を可能としたものである。
【００１６】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例を説明する。
実施例を説明する。
【００１７】図１は本発明の実施例のブロック図であ
る。情報処理装置としてのＣＰＵ１はクロック発生回路
２からのクロック信号ａに基づき動作を行う。この動作
のためのプログラムはＲＯＭ３に格納されており、読出
しアドレスｂに従って順次ＲＯＭ３からプログラムデー
タｄが読出されてＣＰＵ１へ供給され、このプログラム
データｄに従ってデータ処理がなされる。
る。情報処理装置としてのＣＰＵ１はクロック発生回路
２からのクロック信号ａに基づき動作を行う。この動作
のためのプログラムはＲＯＭ３に格納されており、読出
しアドレスｂに従って順次ＲＯＭ３からプログラムデー
タｄが読出されてＣＰＵ１へ供給され、このプログラム
データｄに従ってデータ処理がなされる。
【００１８】当該ＣＰＵ１はその正常時には一定周期ｔ
１の周期的パルス信号（ＯＰＥ）ｅを生成しており、こ
のパルス信号ｅはＷＤＴ４へ供給されると共に、マスク
制御のためのＯＲ回路７の一入力となっている。このＷ
ＤＴ４は周期的パルス信号ｅが一定時間ｔ２（ｔ２＞ｔ
１）以上到来しないと、リセット信号ｆを生成して、Ｃ
ＰＵ１のリセットをなすと同時に、フリップフロップ回
路５に対してクロック信号（ＣＫ）として供給する。
１の周期的パルス信号（ＯＰＥ）ｅを生成しており、こ
のパルス信号ｅはＷＤＴ４へ供給されると共に、マスク
制御のためのＯＲ回路７の一入力となっている。このＷ
ＤＴ４は周期的パルス信号ｅが一定時間ｔ２（ｔ２＞ｔ
１）以上到来しないと、リセット信号ｆを生成して、Ｃ
ＰＵ１のリセットをなすと同時に、フリップフロップ回
路５に対してクロック信号（ＣＫ）として供給する。
【００１９】このフリップフロップ回路５はこのクロッ
ク信号（ＣＫ）が到来すると、それに応答してデータ入
力（Ｄ）であるハイレベル（ＶCC）を取込んでその出力
（Ｑ）にハイレベルの信号ｇを生成する。このハイレベ
ルの信号ｇはＯＲ回路６，７の各一入力となっており、
ＯＲ回路６の他入力にはＣＰＵ１からのリード信号（Ｒ
Ｄ）ｃが供給されている。
ク信号（ＣＫ）が到来すると、それに応答してデータ入
力（Ｄ）であるハイレベル（ＶCC）を取込んでその出力
（Ｑ）にハイレベルの信号ｇを生成する。このハイレベ
ルの信号ｇはＯＲ回路６，７の各一入力となっており、
ＯＲ回路６の他入力にはＣＰＵ１からのリード信号（Ｒ
Ｄ）ｃが供給されている。
【００２０】一方、ＲＯＭ３の読出しアドレス情報を格
納するためにＦＩＦＯメモリ８が設けられており、この
ＦＩＦＯメモリ８はＯＲ回路６の出力ｈにより書込みが
制御され、またＯＲ回路７の出力ｉによりリセットがな
されるようになっている。
納するためにＦＩＦＯメモリ８が設けられており、この
ＦＩＦＯメモリ８はＯＲ回路６の出力ｈにより書込みが
制御され、またＯＲ回路７の出力ｉによりリセットがな
されるようになっている。
【００２１】図２及び図３は本発明の動作を示す各部信
号の波形例を夫々示しておりこれ等図を参照しつつ本発
明の実施例の動作を説明する。ＣＰＵ１はクロック発生
回路２から供給されるクロック信号ａを動作クロックと
して動作し、ＲＯＭ３に記録されているプログラム情報
ｄをリード信号ｃ及びアドレスｂにより順次読出し、こ
の読出しプログラムに従ってデータ処理をなす。同時
に、この読出しアドレスｂはＦＩＦＯメモリ８へも供給
されつつ書込まれ格納されている。
号の波形例を夫々示しておりこれ等図を参照しつつ本発
明の実施例の動作を説明する。ＣＰＵ１はクロック発生
回路２から供給されるクロック信号ａを動作クロックと
して動作し、ＲＯＭ３に記録されているプログラム情報
ｄをリード信号ｃ及びアドレスｂにより順次読出し、こ
の読出しプログラムに従ってデータ処理をなす。同時
に、この読出しアドレスｂはＦＩＦＯメモリ８へも供給
されつつ書込まれ格納されている。
【００２２】ＣＰＵ１が実行するプログラムでは、通常
の処理の場合には、一定時間ｔ１の間隔でローパルス信
号（ＯＰＴ）ｅが生成されるようになっている。正常時
にはこの一定周期のパルス信号ｅが生成されており、よ
って、この一定周期毎に、ＦＩＦＯメモリ８のリセット
端子（ＲＳＴ）へＯＲ回路７を介してリセット信号ｉが
出力され、このメモリ８のライトポインがメモリ空間の
先頭へリセットされて、この先頭から信号ｃに同期し
て、すなわち信号ｈに同期して読出しアドレスｂが順次
格納される。
の処理の場合には、一定時間ｔ１の間隔でローパルス信
号（ＯＰＴ）ｅが生成されるようになっている。正常時
にはこの一定周期のパルス信号ｅが生成されており、よ
って、この一定周期毎に、ＦＩＦＯメモリ８のリセット
端子（ＲＳＴ）へＯＲ回路７を介してリセット信号ｉが
出力され、このメモリ８のライトポインがメモリ空間の
先頭へリセットされて、この先頭から信号ｃに同期し
て、すなわち信号ｈに同期して読出しアドレスｂが順次
格納される。
【００２３】ＣＰＵ１の異常時には、一定周期のパルス
信号ｅが時間ｔ２以上生成されないので、ＷＤＴ回路４
はこれを検出してリセットパルスｆを生成し、ＣＰＵ１
のリセットを行う。同時に、フリップフロップ回路５へ
クロック信号が供給されてその出力（Ｑ）ｇがハイレベ
ルに遷移する。
信号ｅが時間ｔ２以上生成されないので、ＷＤＴ回路４
はこれを検出してリセットパルスｆを生成し、ＣＰＵ１
のリセットを行う。同時に、フリップフロップ回路５へ
クロック信号が供給されてその出力（Ｑ）ｇがハイレベ
ルに遷移する。
【００２４】このハイレベルの信号ｇにより、ＯＲ回路
６，７から出力される信号ｈ，ｉは共にハイレベルとな
って、ＦＩＦＯメモリ８への書き込み信号ｃ及びリセッ
ト信号ｅはマスクされる。そのために、ＦＩＦＯメモリ
８への書込みが以後停止するのである。
６，７から出力される信号ｈ，ｉは共にハイレベルとな
って、ＦＩＦＯメモリ８への書き込み信号ｃ及びリセッ
ト信号ｅはマスクされる。そのために、ＦＩＦＯメモリ
８への書込みが以後停止するのである。
【００２５】これによって、ＦＩＦＯメモリ８には、前
回ライトポインタをリセットした周期的信号ｅの出力処
理から、ＷＤＴ回路４によってＣＰＵリセットされる直
前に格納されたアドレス情報までの、ＣＰＵを暴走させ
る原因となったプログラムバグのアドレスを含んだ情報
が格納されていることになり、障害発生原因の解析が容
易となる。
回ライトポインタをリセットした周期的信号ｅの出力処
理から、ＷＤＴ回路４によってＣＰＵリセットされる直
前に格納されたアドレス情報までの、ＣＰＵを暴走させ
る原因となったプログラムバグのアドレスを含んだ情報
が格納されていることになり、障害発生原因の解析が容
易となる。
【００２６】図４は本発明の他の実施例の回路ブロック
図であり、図１と同等部分は同一符号により示してい
る。図４において、図１と相違する部分のみにつき述べ
る。本例では、更にＦＩＦＯメモリ９を設けて、ＲＯＭ
３の読出しアドレス情報ｂのみならず、読出しデータｄ
をも当該ＦＩＦＯメモリ９へ格納するようにしている。
この場合も、当該ＦＩＦＯメモリ９への書込み制御信号
はＦＩＦＯメモリ８の書込み制御信号ｈ，ｉを供給して
いる。他の構成は図１の例と同等であり、その説明は省
略する。
図であり、図１と同等部分は同一符号により示してい
る。図４において、図１と相違する部分のみにつき述べ
る。本例では、更にＦＩＦＯメモリ９を設けて、ＲＯＭ
３の読出しアドレス情報ｂのみならず、読出しデータｄ
をも当該ＦＩＦＯメモリ９へ格納するようにしている。
この場合も、当該ＦＩＦＯメモリ９への書込み制御信号
はＦＩＦＯメモリ８の書込み制御信号ｈ，ｉを供給して
いる。他の構成は図１の例と同等であり、その説明は省
略する。
【００２７】この実施例では、ＣＰＵ暴走時のＲＯＭア
ドレスのみならずプログラムデータをも保持されるの
で、更なる障害解析の容易さが図れる。
ドレスのみならずプログラムデータをも保持されるの
で、更なる障害解析の容易さが図れる。
【００２８】
【発明の効果】以上述べた様に、本発明によれば、ＣＰ
Ｕが暴走してしまうような原因のプログラムバグのアド
レスが必ずメモリに保持されているので、プログラムバ
グの特定が容易となり、ＣＰＵシステムで使用されるプ
ログラムの信頼性が向上可能となるという効果がある。
Ｕが暴走してしまうような原因のプログラムバグのアド
レスが必ずメモリに保持されているので、プログラムバ
グの特定が容易となり、ＣＰＵシステムで使用されるプ
ログラムの信頼性が向上可能となるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のＷＤＴ回路４の動作を示すタイミングチ
ャートである。
ャートである。
【図３】（Ａ）はＣＰＵ正常時の動作を示すタイミング
チャート、（Ｂ）は異常時の動作を示すタイミングチャ
ートである。
チャート、（Ｂ）は異常時の動作を示すタイミングチャ
ートである。
【図４】本発明の他の実施例のブロック図である。
【図５】従来技術を説明する図である。
１ ＣＰＵ ２ クロック発生回路 ３ ＲＯＭ ４ ＷＤＴ回路 ５ フリップフロップ回路 ６，７ ＯＲ回路 ８，９ ＦＩＦＯメモリ
Claims (6)
- 【請求項１】 記憶手段と、この記憶手段の記憶内容を
順次読出しつつデータ処理を行う情報処理手段と、この
情報処理手段による前記記憶手段の読出しアドレスを順
次格納する読出しアドレス格納手段とを含む情報処理シ
ステムにおける異常動作アドレス保存回路であって、前
記情報処理手段の異常動作時に前記読出しアドレス格納
手段の格納状態を停止制御する制御手段を含むことを特
徴とする異常動作アドレス保存回路。 - 【請求項２】 前記情報処理手段は一定周期の周期的パ
ルスを生成する様構成されており、前記制御手段は、こ
の周期的パルスの有無を検出するパルス検出手段と、こ
のパルス検出手段により前記周期的パルスが検出されな
かったときに異常信号を生成する異常信号生成手段と、
この異常信号に応答して前記読出しアドレス格納手段の
格納状態を停止せしめる格納停止手段とを有することを
特徴とする請求項１記載の異常動作アドレス保存回路。 - 【請求項３】 前記格納停止手段は、前記異常信号によ
り前記読出しアドレス格納手段への書込み制御信号をマ
スクするようにしたことを特徴とする請求項２記載の異
常動作アドレス保存回路。 - 【請求項４】 前記パルス検出手段はウォチドッグタイ
マであり、このウォチドッグタイマにより前記周期的パ
ルスの有無の検出をなすようにしたことを特徴とする請
求項１〜３いずれか記載の異常動作アドレス保存回路。 - 【請求項５】 前記読出しアドレス格納手段は先入れ先
出メモリであり、このメモリに対して循環的に前記読出
しアドレスが格納される様構成されていることを特徴と
する請求項１〜４いずれか記載の異常動作アドレス保存
回路。 - 【請求項６】 前記記憶手段から順次読出されるデータ
を順次格納する読出しデータ格納手段を更に含み、前記
制御手段は、前記情報処理手段の異常動作時に前記読出
しデータ格納手段の格納状態を停止制御するよう構成さ
れていることを特徴とする請求項１〜５いずれか記載の
異常動作アドレス保存回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298129A JPH11134217A (ja) | 1997-10-30 | 1997-10-30 | 異常動作アドレス保存回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298129A JPH11134217A (ja) | 1997-10-30 | 1997-10-30 | 異常動作アドレス保存回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134217A true JPH11134217A (ja) | 1999-05-21 |
Family
ID=17855565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298129A Pending JPH11134217A (ja) | 1997-10-30 | 1997-10-30 | 異常動作アドレス保存回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020173543A (ja) * | 2019-04-09 | 2020-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1997
- 1997-10-30 JP JP9298129A patent/JPH11134217A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020173543A (ja) * | 2019-04-09 | 2020-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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