JPH0492942A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPH0492942A JPH0492942A JP2208462A JP20846290A JPH0492942A JP H0492942 A JPH0492942 A JP H0492942A JP 2208462 A JP2208462 A JP 2208462A JP 20846290 A JP20846290 A JP 20846290A JP H0492942 A JPH0492942 A JP H0492942A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- latch
- data
- fifo
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 230000006378 damage Effects 0.000 abstract 2
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主記憶装置に関し、特にバストレース機能を有
する主記憶装置に関する。
する主記憶装置に関する。
従来、主記憶装置は、単にデータを記憶する機能のみを
有し、バスをトレースするなどの機能は有していなかっ
た。
有し、バスをトレースするなどの機能は有していなかっ
た。
上述した従来の主記憶装置を使用したシステムでは、ど
のアダプタが主記憶装置に対し書き込みを行なったかの
記録が残らないため、メモリ破壊によるシステム障害が
発生しても、障害原因の追求が困難であるという欠点が
ある。
のアダプタが主記憶装置に対し書き込みを行なったかの
記録が残らないため、メモリ破壊によるシステム障害が
発生しても、障害原因の追求が困難であるという欠点が
ある。
本発明の主記憶装置は、
バス構成をとるシステムにて使用される主記憶装置にお
いて、 バス上のアドレスを一時保持する為のアドレスラッチと
、バス上のデータを一時保持する為のデータラッチと、
バス上のバス使用者を示す信号を一時保持する為のバス
オーナーラッチと、バス上のコマンドを解釈するための
コマンドデコーダと、該アドレスラッチ、該データラッ
チおよび該バスオーナラッチの内容をまとめて１つの単
位として記憶するＦＩＦＯと、バス上のエラー信号を検
出する回路とを有し、 該コマンドデコーダにて、主記憶装置に対する書込みと
判断された場合は、該アドレスラッチと該データラッチ
と該バスオーナーラッチとの内容を該ＦＩＦＯに格納す
る一方、該バスエラー検出回路にてバス上のエラーが検
出された場合は以後の該ＦＩＦＯへの格納を中止し、該
ＦＩＦＯの内容はバスコマンドによりバス上に出力して
構成される。
いて、 バス上のアドレスを一時保持する為のアドレスラッチと
、バス上のデータを一時保持する為のデータラッチと、
バス上のバス使用者を示す信号を一時保持する為のバス
オーナーラッチと、バス上のコマンドを解釈するための
コマンドデコーダと、該アドレスラッチ、該データラッ
チおよび該バスオーナラッチの内容をまとめて１つの単
位として記憶するＦＩＦＯと、バス上のエラー信号を検
出する回路とを有し、 該コマンドデコーダにて、主記憶装置に対する書込みと
判断された場合は、該アドレスラッチと該データラッチ
と該バスオーナーラッチとの内容を該ＦＩＦＯに格納す
る一方、該バスエラー検出回路にてバス上のエラーが検
出された場合は以後の該ＦＩＦＯへの格納を中止し、該
ＦＩＦＯの内容はバスコマンドによりバス上に出力して
構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。１は本発明を適用した主記憶装置。
る。１は本発明を適用した主記憶装置。
２はシステムバス、３はシステムバス２に接続されたＣ
ＰＵ、４はシステムバス２のバス調停作業を行なうバス
アービタ、５はアドレスラッチ、６はコマンドデコーダ
、７はリードデータラッチ。
ＰＵ、４はシステムバス２のバス調停作業を行なうバス
アービタ、５はアドレスラッチ、６はコマンドデコーダ
、７はリードデータラッチ。
８はライトデータラッチ、９はバスオーナラッチ、１０
はアドレスラッチ５とライトデータラッチ８とバスオー
ナラッチ９との内容を一定数保持するＦＩＦＯ（先入れ
先出しバッファ）、１１はＦＩＦＯＩＯの制御ブロック
、１２は主記憶部。
はアドレスラッチ５とライトデータラッチ８とバスオー
ナラッチ９との内容を一定数保持するＦＩＦＯ（先入れ
先出しバッファ）、１１はＦＩＦＯＩＯの制御ブロック
、１２は主記憶部。
１３はり一ドデータラッチ７に格納するデータの読み出
し先がＦＩＦＯＩＯと主記憶部１２との何れか一方を選
択するセレクタ、１４はバス２の一部で８ビツトのコマ
ンドあるいはデータを伝えるコマンド／データバス、１
５はバス２の一部で２４ビツトのアドレスあるいはデー
タを伝えるアドレス／データバス、１６はバス２の一部
でバスアービタ４が使用許可をどのアダプタに出しなか
を示す８ビツトのパスアクルッジ信号、１７はバス２の
一部でバスエラーを伝える信号、１８はバス２の一部で
バスサイクルを示す２ビツトの信号で、コマンドサイク
ルがデータサイクルがそれ以外の非バスサイクルかを表
わしている。
し先がＦＩＦＯＩＯと主記憶部１２との何れか一方を選
択するセレクタ、１４はバス２の一部で８ビツトのコマ
ンドあるいはデータを伝えるコマンド／データバス、１
５はバス２の一部で２４ビツトのアドレスあるいはデー
タを伝えるアドレス／データバス、１６はバス２の一部
でバスアービタ４が使用許可をどのアダプタに出しなか
を示す８ビツトのパスアクルッジ信号、１７はバス２の
一部でバスエラーを伝える信号、１８はバス２の一部で
バスサイクルを示す２ビツトの信号で、コマンドサイク
ルがデータサイクルがそれ以外の非バスサイクルかを表
わしている。
コマンド／データバス１４は、バスサイクル信号１８が
コマンドサイクルを示している時はバスコマンドである
ことを意味し、データサイクルを示している時はデータ
の上位８ビツトを意味する。アドレス／データバス１５
は、バスサイクル信号１８がコマンドサイクルを示して
いる時はアドレスであることを意味し、データサイクル
を示している時はデータの下位２４ビツトを意味する。
コマンドサイクルを示している時はバスコマンドである
ことを意味し、データサイクルを示している時はデータ
の上位８ビツトを意味する。アドレス／データバス１５
は、バスサイクル信号１８がコマンドサイクルを示して
いる時はアドレスであることを意味し、データサイクル
を示している時はデータの下位２４ビツトを意味する。
つまりバス１４・１５の３２ビツトは、コマンドサイク
ルでは８ビツトコマンドと２４ビツトアドレスを意味し
、データサイクルでは３２とットデータを意味する。
ルでは８ビツトコマンドと２４ビツトアドレスを意味し
、データサイクルでは３２とットデータを意味する。
次に、本実施例の動作について説明する。
主記憶装置としての通常の動作の為には、コマンドデコ
ーダ６にてバスサイクル信号１８よりコマンドサイクル
に入った事を認識した後、アドレスラッチ５にアドレス
／データバス１５よりアドスを格納すると共に、コマン
ド／データバス１４のバスコマンドを解釈し、主記憶装
置に対する書込みであったならば、データサイクルに入
ってからライトデータラッチ８にデータバス１４・１５
からライトデータをラッチし、主記憶装置１２に書込む
、一方、バスコマンドが主記憶装置からの読み出しであ
ったならばアドレスラッチ５の内容に従って主記憶部１
２よりデータを読み出し、セレクタ１３は主記憶部１２
の方を選択することにより、リードデータラッチ７に読
み出しデータを一時格納後、データサイクルに入ってか
らデータバス１４・１５に出力する。
ーダ６にてバスサイクル信号１８よりコマンドサイクル
に入った事を認識した後、アドレスラッチ５にアドレス
／データバス１５よりアドスを格納すると共に、コマン
ド／データバス１４のバスコマンドを解釈し、主記憶装
置に対する書込みであったならば、データサイクルに入
ってからライトデータラッチ８にデータバス１４・１５
からライトデータをラッチし、主記憶装置１２に書込む
、一方、バスコマンドが主記憶装置からの読み出しであ
ったならばアドレスラッチ５の内容に従って主記憶部１
２よりデータを読み出し、セレクタ１３は主記憶部１２
の方を選択することにより、リードデータラッチ７に読
み出しデータを一時格納後、データサイクルに入ってか
らデータバス１４・１５に出力する。
ここで、主記憶装置に対する書込みであることがコマン
ドデコーダ６にて認識されると、バスオーナラッチ９に
バス上のパスアクルッジ信号１６を格納すると共に、Ｆ
ＩＦＯ制御部１１に通知され、バス上のバスエラー信号
１７がアクティブでなければ、アドレスラッチ５とライ
トデータラッチ８とパスオーナラッチ９との内容がＰＩ
ＦＯｌｏに格納される。こうして、主記憶装置に対する
書き込みが発生するたびに、アドレスとデータとバス使
用者との情報をＰＩＦＯｌｏに格納し、バスエラー信号
１７がアクティブになった時点で格納を中止する。そう
すると、バスエラーが発生する以前に行なわれた主記憶
に対する書込みの履歴が、ＦＩＦＯの深さの分だけ保存
されているため、セレクタ１３にてＦＩＦＯ側を選択し
、ＰＩＦＯｌｏの内容をリードデータラッチ７経由で読
み出すことにより、どのアダプタが主記憶に対する書込
みを行なった時にバスエラーが発生したかを知ることが
でき、メモリ破壊等の障害原因の追求が容易になる。
ドデコーダ６にて認識されると、バスオーナラッチ９に
バス上のパスアクルッジ信号１６を格納すると共に、Ｆ
ＩＦＯ制御部１１に通知され、バス上のバスエラー信号
１７がアクティブでなければ、アドレスラッチ５とライ
トデータラッチ８とパスオーナラッチ９との内容がＰＩ
ＦＯｌｏに格納される。こうして、主記憶装置に対する
書き込みが発生するたびに、アドレスとデータとバス使
用者との情報をＰＩＦＯｌｏに格納し、バスエラー信号
１７がアクティブになった時点で格納を中止する。そう
すると、バスエラーが発生する以前に行なわれた主記憶
に対する書込みの履歴が、ＦＩＦＯの深さの分だけ保存
されているため、セレクタ１３にてＦＩＦＯ側を選択し
、ＰＩＦＯｌｏの内容をリードデータラッチ７経由で読
み出すことにより、どのアダプタが主記憶に対する書込
みを行なった時にバスエラーが発生したかを知ることが
でき、メモリ破壊等の障害原因の追求が容易になる。
以上説明したように本発明は、主記憶装置に対する書き
込みが行なわれた時とその履歴をＦＩＦＯを使って一定
数保存することにより、メモリ破壊等の障害発生時の原
因追求を容易にすることができるという効果がある。
込みが行なわれた時とその履歴をＦＩＦＯを使って一定
数保存することにより、メモリ破壊等の障害発生時の原
因追求を容易にすることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 ｌ・・・主記憶装置、２・・・システムバス、３・・・
ｃＰＵ、４・・・バスアービタアダプタ、５・・・アド
レスラッチ、６・・・コマンドデコーダ、７・・・リー
ドデータラッチ、８・・・ライトデータラッチ、９・・
・バスオーナラッチ、１Ｏ−ＦＩＦＯｌｌｌ−、−ＦＩ
ＦＯ制御部、１２・・・主記憶部、１３・・・リードデ
ータセレクタ、１４・・・コマンド／データバス、１５
・・・アドレス／データバス、１６・・・パスアクルッ
ジ信号、１７・・・バスエラー信号、１８・・・バスサ
イクル信号。
る。 ｌ・・・主記憶装置、２・・・システムバス、３・・・
ｃＰＵ、４・・・バスアービタアダプタ、５・・・アド
レスラッチ、６・・・コマンドデコーダ、７・・・リー
ドデータラッチ、８・・・ライトデータラッチ、９・・
・バスオーナラッチ、１Ｏ−ＦＩＦＯｌｌｌ−、−ＦＩ
ＦＯ制御部、１２・・・主記憶部、１３・・・リードデ
ータセレクタ、１４・・・コマンド／データバス、１５
・・・アドレス／データバス、１６・・・パスアクルッ
ジ信号、１７・・・バスエラー信号、１８・・・バスサ
イクル信号。
Claims (1)
- 【特許請求の範囲】 バス構成をとるシステムにて使用される主記憶装置にお
いて、 バス上のアドレスを一時保持する為のアドレスラッチと
、バス上のデータを一時保持する為のデータラッチと、
バス上のバス使用者を示す信号を一時保持する為のバス
オーナーラッチと、バス上のコマンドを解釈するための
コマンドデコーダと、該アドレスラッチ、該データラッ
チおよび該バスオーナラッチの内容をまとめて１つの単
位として記憶するＦＩＦＯと、バス上のエラー信号を検
出する回路とを有し、 該コマンドデコーダにて、主記憶装置に対する書込みと
判断された場合は、該アドレスラッチと該データラッチ
と該バスオーナーラッチとの内容を該ＦＩＦＯに格納す
る一方、該バスエラー検出回路にてバス上のエラーが検
出された場合は以後の該ＦＩＦＯへの格納を中止し、該
ＦＩＦＯの内容はバスコマンドによりバス上に出力して
成ることを特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208462A JPH0492942A (ja) | 1990-08-06 | 1990-08-06 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208462A JPH0492942A (ja) | 1990-08-06 | 1990-08-06 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492942A true JPH0492942A (ja) | 1992-03-25 |
Family
ID=16556588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208462A Pending JPH0492942A (ja) | 1990-08-06 | 1990-08-06 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492942A (ja) |
-
1990
- 1990-08-06 JP JP2208462A patent/JPH0492942A/ja active Pending
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