JPH01274260A - 入出力制御用アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置分野に利用される。

本発明は、回線を制御する回線制御部と、回線制御部が
独自にアクセスするためのローカルメモリと、ローカル
メモリと上位装置との間のデータ転送等を制御するプロ
セッサとを有する入出力制御用アダプタに関する。

〔概要〕

本発明は、一つの内部バスにそれぞれ接続されたプロセ
ッサ、回線制御部、および前記プロセッサと前記回線制
御部との両方からアクセスされるローカルメモリを備え
た入出力制御用アダプタにおいて、 前記内部バス上のエラーを検出し、前記回線制御部がデ
ータ転送終了後終了状態を前記ローカルメモリに書き込
むときに、エラー格納手段に書き込むようにすることに
より、 異常処理またはリカバリ処理を有効に実行できるように
したものである。

〔従来の技術〕

まず、回線を制御する回線制御部と、回線制御部がアク
セスするローカルメモリと、上位装置とのデータ転送等
を制御するプロセッサからなる従来の入出力制御用アダ
プタの基本的構成について説明する。

前記プロセッサは、マイクロプログラムに従って、前記
上位装置からの指令の解釈および実行や前記上位装置と
前記ローカルメモリとの間のデータ転送の制御、さらに
、前記上位装置への実行結果や状態遷移の報告などを行
う。

前記回線制御部は、前記ローカルメモリの制御データ部
のデータに従って前記ローカルメモリのデータバッファ
と回線との間のデータ転送を実行し、実行結果を前記ロ
ーカルメモリの制御データ部に格納する。

前記ローカルメモリは、前記プロセッサと前記回線制御
部との間でやりとりされる制御データを格納する制御デ
ータ部と、転送データが格納されるデータバッファから
構成されている。前記プロセッサおよび前記回線制御部
の両方から前記ローカルメモリはアクセスされるので、
何らかの調停回路が必要となる。

次に、前記上位装置からのデータが回線まで出力される
場合を例にとって、データの流れに従って動作を説明す
る。まず、前記プロセッサは、前記上位装置から前記ロ
ーカルメモリまでのデータ転送を起動し、ハードウェア
ないしファームウェアによってデータを前記ローカルメ
モリまで転送する。その際、前記プロセッサは、使用す
るデータバッファに関する制御データ部のデータによっ
て該当するデータバッファの占有権を得ている必要があ
る。

次に前記プロセッサは、該当するデータバッファに関す
る制御データ（データバッファの先頭アドレスなど）を
前記ローカルメモリの制御データ部へ書き込み、さらに
該当データバッファの占有権を前記回線制御部へわたす
ことを前記ローカルメモリの制御データ部に決められた
データを書き込むことによって示す。

その間、前記回線制御部は、占有権が前記回線制御部に
わたされているデータバッファがないかどうか、適当な
間隔で前記ローカルメモリの制御データ部をアクセスす
る。前記回線制御部は、占有権がわたされたデータバッ
ファを見出すと、そのデータバッファ中のデータを順次
前記ローカルメモリから読み出し回線へ出力する。デー
タ転送が終了すると、前記回線制御部は、終了状態を制
御データ部に書き込み、占有権を前記プロセッサにわた
すと同時に前記プロセッサに対し、転送終了割り込みを
あげる。

前記プロセッサは、センスないしトラップによって転送
終了を知ると、前記ローカルメモリの制御データ部から
終了状態を読み出し、その結果を前記上位装置へ報告す
る。

以上のようにして一回のデータ転送が実行されわけであ
るが、基本的に、前記プロセッサによる前記上位装置と
前記ローカルメモリとの間のデータ転送と、前記回線制
御部による前記ローカルメモリと回線との間のデータ転
送とは非同期に実行される。従って、前記ローカルメモ
リと前記回線制御部との間のデータ転送実行中、何らか
のエラーが発生したとしても、そのエラーは前記プロセ
ッサの動作とは直接関係が無い。よって、前記プロセッ
サが前記のようなエラーを仮に検出できたとしても、そ
のとき前記プロセッサは、別のデータバッファに関する
処理などを実行している。前記プロセッサからみると前
記のようなエラーをセンスし検出するとなると、センス
するのに好都合なタイミングが無く、また、エラーでト
ラップさせるとしても、前記回線制御部がどのデータバ
ッファに関するデータ転送を実行しているのかを知る直
接的手段が無い。

〔発明が解決しようとする問題点〕

前述したような、プロセッサと、回線制御部と、前記プ
ロセッサと前記回線制御部の両方からアクセスされるロ
ーカルメモリとを含む入出力制御用アダプタの場合、前
記プロセッサの動作とは非同期に前記回線制御部と前記
ローカルメモリの間のデータ転送が実行されるので、前
記回線制御部と前記ローカルメモリのデータ転送中にエ
ラーが発生しても、前記プロセッサは、複数個のデータ
／ＮＪッファのうちどのデータバッファのデータ転送時
にエラーが発生したか明確につかめないため、特定のデ
ータバッファに対して何らかのりカッくり処理を実行す
るといったタイムリーな処置がとれない欠点があった。

また、エラーの発生自体を検出する方法ないしタイミン
グも前記プロセッサのマイクロプログラムの処理として
は困難である欠点があった。

本発明の目的は、前記の欠点を除去することにより、ど
のデータバッファがエラーを生じたかを知ることができ
、異常処理やリカバリ処理を有効に実行することが可能
な人出力制御用アダプタを提供することにある。

〔問題点を解決するだめの手段〕

本発明は、一つの内部バスにそれぞれ接続されたプロセ
ッサ、回線制御部、および前記ブロモ・ソサと前記回線
制御部との両方からアクセスされるローカルメモリを備
えた入出力制御用バッファにおいて、前記内部バス上の
データのエラーを検出するエラー検出手段と、前記エラ
ー検出手段により所定の期間にわたり検出されたエラー
情報を一時保持するエラー保持手段と、前記エラー保持
手段に保持されたエラー情報を所定のタイミングで取り
出し格納するエラー格納手段とを備えたことを特徴とす
る。

なお、前記エラー格納手段は前記ローカルメモリの一部
として設けられることが好ましい。

〔作用〕

エラー検出手段は、例えばパリティチエツクにより内部
バス上のデータのエラーを検出する。エラー保持手段は
、例えば回線制御部がローカルメモリとの間でデータ転
送を実行している期間内に、前記エラー検出手段により
検出されたエラー情報を保持する。エラー格納手段は、
例えば前記回線制御部がデータ転送終了後終了状態を前
記ローカルメモリに書き込むタイミングで前記エラー保
持手段に保持されたエラー情報を書き込み格納する。

従って、前記回線制御部が前記プロセッサと非同期で動
作しても、前記プロセッサが占有権を戻されたとき、前
記ローカルメモリに書き込まれた前記回線制御部からの
終了状態ならびに前記エラー格納手段に格納されたエラ
ー情報とを読み取ることにより、エラーが検出されたデ
ータバッファはどれであるか、そのエラー状況を知るこ
とができ、異常処理またはリカバリ処理を有効に実行す
ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。

本実施例は、一つの内部バス２にそれぞれ接続されたプ
ロセッサ３、回線制御部４およびプロセッサ３と回線制
御部４との両方からアクセスされるローカルメモリ５を
備えた人出力制御用バッファにおいて、 内部バス２上のデータのエラーを検出するエラー検出手
段としてのパリティチエツク回路８と、回線制御部４が
ローカルメモリこをアクセスしている期間中にパリティ
チエツク回路８により検出されたエラー情報を一時保持
するエラー保持手段としてのアンドゲート９、およびフ
リップフロップからなるエラーレジスタ１０と、回線制
御部４がローカルメモリ５のアクセス終了状態をローカ
ルメモリ５に書き込むタイミングでエラーレジスタ１０
に保持されたエラー情報が書き込まれるエラー格納手段
としてのエラー格納メモリ１１とを備えている。なお、
１は上位装置とのデータのやりとりを制御するバス制御
部である。

そして、ローカルメモリ５は制御データ部６およびデー
タバッファ７を有している。

また、エラー格納メモリ１１は、ローカルメモリ５の一
部として設けられ、回線制御部４から制御データ部６と
同一のアドレス信号１２および書き込み信号１３が接続
され、アンドゲート９は、３人力でそれぞれパリティチ
エツク回路８の出力、回線制御部４からの内部バス要求
信号１４およびその許可信号１５が接続される。

さらに、エラーレジスタ１０はＪＫフリップフロップか
らなり、Ｊ端子はアンドゲート９の出力に接続されに端
子は「０」に固定され、クロック信号１６およびリセッ
ト信号１７がそれぞれ接続され、出力であるエラー信号
１８はエラー格納メモリ１１に接続される。

なお、第１図においては、プロセッサ３がローカルメモ
リ５およびエラー格納メモリ１１をアクセスするときの
アドレス、リード、ライト信号などは省略しである。

本発明の特徴は、第１図において、パリティチエツク回
路８、アンドゲート９、エラーレジスタ１０およびエラ
ー格納メモリ１１を設けたことにある。

次に、本実施例の動作について第２図に示す流れ図を参
照して説明する。

はじめに、主要部の動作の概要について説明する。

回線制御部４がローカルメモリ５をアクセスして回線制
御部４がローカルメモリ５との間でデータ転送を実行し
ている間は、内部バス要求信号１４および許可信号１５
はともに有意で「１」レベルであり、パリティチエツク
回路８がエラーを検出してその出力を「１」レベルにす
るとアンドゲート９の出力は「１」レベルとなり、エラ
ーレジスタ１０にはエラー発生を示す「１」が保持され
る。エラーレジスタ１０は、回線制御部４がローカルメ
モリにデータ転送の終了状態を書き込むタイミングで入
力されるクロック信号１６により、保持しているエラー
情報をエラー信号１８として出力する。そしてこの出力
されたエラー信号１８は、制御データ部６に終了状態が
書き込まれるのと同一のアドレスおよびタイミングで、
エラー格納メモリ１１に書き込まれる。

その後、回線制御部４からの終了割込みをプロセッサ３
が認識すると、ローカルメモリ５０制御データを読み出
し、回線制御部４が書き込んだ終了状態およびエラー格
納メモリ１１に書き込まれたエラー情報をチエツクする
ことにより、適切な処理を実行する。

次に、全体の処理の流れを第２図に示すプロセッサの流
れ図を参照して説明する。−例として回線上にデータを
出力する場合について述べる。

まず、プロセッサ３は、上位装置からローカルメモリ５
のデータバッファ７までのデータ転送を起動し、データ
をデータバッファ７まで転送する（ステップ３１）。次
にプロセッサ３は、ローカルメモリ５の制御データ部６
にデータバッファ７の先頭アドレスなどの制御データを
書き込み、該当データバッファの占有権を回線制御部４
にわたす（ステップＳ２）。次にプロセッサ３は、回線
制御部４からの転送終了割込信号が有効になるまで待つ
（ステップＳ３）。

この間、回線制御部４は、占有権をわたされたデータバ
ッファ７があることを認識すると、内部バス２を占有し
、データバッファ７からデータを読み出し、データを回
線へ送り出す。データ転送が終了すると、回線制御部４
は終了状態（正常、異常、エラーの種類など）をローカ
ルメモリ５中の制御データ部６に書き込む。このとき、
同時に、エラーレジスタ１０からのエラー信号１８がエ
ラー格納メモリ１１に書き込まれ、データバッファ７の
占有権ハプロセッサ３にうつる。

次に回線制御部４は、転送終了割込信号を有効とすると
、プロセッサ３はそれをＳ忍識し、該当データバッファ
７の占有権がプロセッサ３にあることを＊認しくステッ
プＳ４）、制御データ部６およびエラー格納メモリ１１
を読み込む。読み込んだデータは、回線制御部４が書き
込んだ終了状態を示すデータおよびエラー情報を含んで
おり、プロセッサ３は、これらの値に応じて（ステップ
Ｓ５）、正常終了処理、異常終了処理およびリトライ処
理などを実行する（ステップＳ６、Ｓ７）。

なお、第１図に示した実施例においては、エラー格納メ
モリ１１をローカルメモリ５内に設け、ただし制御デー
タ部６は別にした場合を示したが、これは制御データ部
６の下にエラー格納メモリをデータバッファ７と並列し
て設けることにより、より制御が簡単にできる。

また、反対に、ローカルメモリに余裕がない場合には、
エラー格納メモリを別個に設けることもできる。

〔発明の効果〕

以上説明したように、本発明は、回線制御部がデータ転
送の終了後、終了状態をローカルメモリの制御データ部
へ書き込むとき、同時に回線制御部とローカルメモリ間
のデータ転送時に検出されたエラーもエラー格納手段に
書き込まれるので、回線制御部がプロセッサと非同期に
動作するとしても、プロセッサがプロセッサに占有権が
もどされたデータバッファに関する制御データ部ならび
にエラー格納手段を読みとれば、エラーが検出されたデ
ータバッファはどれかということおよびエラーの状況を
知ることができ、データバッファごとの異常処理や、リ
カバリ処理を有効に実行できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はそのプロセッサの動作を示す流れ図。 １・・・バス制御部、２・・・内部バス、３・・・プロ
セッサ、４・・・回線制御部、５・・・ローカルメモリ
、６・・・制御データ部、７・・・データバッファ、８
・・・パリティチエツク回路、９・・・アンドゲート、
１０・・・エラーレジスタ、１１・・・エラー格納メモ
リ、１２・・・アドレス信号、１３・・・書き込み信号
、１４・・・内部バス要求信号、１５・・・許可信号、
１６・・・クロック信号、１７・・・リセット信号、１
８・・・エラー信号。

Claims (1)

1. 【特許請求の範囲】 １、一つの内部バス（２）にそれぞれ接続されたプロセ
   ッサ（３）、回線制御部（４）、および前記プロセッサ
   と前記回線制御部との両方からアクセスされるローカル
   メモリ（５）を備えた入出力制御用バッファにおいて、 前記内部バス上のデータのエラーを検出するエラー検出
   手段（８）と、 前記エラー検出手段により所定の期間にわたり検出され
   たエラー情報を一時保持するエラー保持手段（９、１０
   ）と、 前記エラー保持手段に保持されたエラー情報を所定のタ
   イミングで取り出し格納するエラー格納手段（１１）と を備えたことを特徴とする入出力制御用アダプタ。