JP3630523B2 - バス転送処理システム - Google Patents
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Description
本発明はバス転送処理システムに関し、特にCPUが接続されているnビット幅のバスに拡張アダプタを介してIO(入出力装置)が接続されているバス転送処理システムに関する。
【0001】
【従来技術】
図5には、CPU#1とIO40がバスBUSに接続されるとともに、IO40が複数(IO#1〜#3)接続される場合、バスBUSの負荷を軽減する為に拡張アダプタBEXを介してCPU#1とIO40を接続したバス転送処理システムが示されている。
【0002】
このバス転送処理システムにおける、CPU#1から拡張アダプタBEXを介してIO40に対して行う基本的なリードアクセス動作を図6を参照して説明する。
【0003】
(1)CPU#1よりアクセス種別(リード/ライト、アクセスワード数等の情報でこれを図示のように“オーダ”(order) と記す)とIO40へアクセスするためのアドレス(addと記す)をクロックに従って転送する。
(2)オーダとアドレスを受信した拡張アダプタBEXはその内容を判定する。判定結果からCPU#1へ、図7に詳細に示すようなステータスコードを返送する。この場合に、正常を示すステータスコード(“0001”)を返送した場合には、IO40からデータを読み出す。以降、ステータスコードが示す状態については、図7を参照する。
【0004】
(3)データをIO40から読出した拡張アダプタBEXはCPU#1へアクセス種別(返送の場合アンサ(ansと記す)とデータ(dataと記す)を返送する。
(4)アンサ及びデータを正常(パリティエラー等なし)に受信するとCPU#1は拡張アダプタBEXへ正常を示すステータスコード(“0001”)を返送し、リードアクセスが終了となる。なお、オーダとアンサが返送されるまでの時間は可変である。
【0005】
次に、このバス転送処理システムにおいてCPU#1における処理が時分割にされるような時にアクセス種別(オーダ)の優先順位によりリトライ処理となる場合について説明する。
【0006】
このアクセス種別(オーダ)には、優先順位を示すビットが設けられており、そのビットが“1”になっているアクセス種別(オーダ)は優先順位が高くなり、そのアクセスについての処理が優先される。優先順位によりリトライ処理となる場合を図8(1)を参照して説明する。
【0007】
(1)拡張アダプタBEXがCPU#1から優先順位が高いアクセス種別(オーダ)“order1”とIO40からデータを読出すアドレスとを受信する。
(2)受信した拡張アダプタBEXはオーダ及びアドレスを判定する。判定結果が正常な(パリティエラー等がない)時、CPU#1へ正常を示すステータスコード(”0001”)を返送する。また、正常を示すステータスコードを返送した場合には、オーダに従って処理する。
【0008】
(3)拡張アダプタBEXが上記アクセス種別(オーダ)“order1”処理中に優先順位が低いアクセス種別(オーダ)“order2”とIO40からデータを読出すアドレスとを受信する。
(4)拡張アダプタBEXは、正常を示すステータスコード(“0001”)とオーダの優先順位が低いことからリトライ信号をCPU#1へ返送する。
(5)CPU#1は一定期間後、リトライとなったアクセス種別(オーダ)“order2”を再転送するリトライ処理を行い、拡張アダプタBEXでアクセス種別(オーダ)“order1”の処理が終了していればアクセス種別(オーダ)“order2”の処理を実行する。
【0009】
更に、この装置においてCPU#1における処理が時分割で行われるような時に、拡張アダプタBEXを介したIO40からのデータ読出しに時間がかかり拡張アダプタBEXからCPU#1への応答がある以前にCPU#1からIO40へのアクセスが次々に起こる(輻輳する)場合について図8(2)を参照して説明する。
【0010】
すなわち、CPU#1からIO40へのアクセスが輻輳し拡張アダプタBEXがバッファフルとなるようなアクセスの場合は次の処理手順になる。
【0011】
(1)CPU#1よりアクセス種別(オーダ)“order3”とIO40からデータを読出すアドレスを転送する。
(2)受信した拡張アダプタBEXがIO40から(1)に対するデータを読み出す前にCPU#1からIO40へのアクセス種別(オーダ)“order4”と読出しアドレスが転送され、その結果輻輳することになる。
(3)拡張アダプタBEXがバッファフル状態となる。
(4)アクセス種別(オーダ)“order4“に対してリトライ信号をアサートし、異常を示すステータスコード(バッファフル:“0010”)を返送し、CPU#1にてリトライ処理を実行する。
【0012】
上記の例では単一のCPUの場合について説明したが、複数のCPUによるマルチプロセッサ構成について説明すると、この構成は図9〜図14に示すように、nビット幅のバスBUS上に同一の処理を実施するCPU#1とCPU#2を接続し、CPUの信頼性を高めるものとなっている。
【0013】
このマルチプロセッサ構成におけるステータスコードとリトライ信号による処理例としてコピーバック・キャッシュのアクセス手順の一例を示す。なお、CPU#1,#2はそれぞれ自分がスレーブ,マスタであることを知っているものとする。さらにステータスコードとリトライ信号は上記の拡張アダプタを介さない場合を例にとったが、拡張アダプタについても同様に上記のとおりステータスコードとリトライ信号が発生し得るものである。
【0014】
(1)CPU#2での処理(図9):
マスタ側のCPU#2におけるMPU#2からライトアクセス(書込アドレス及びデータの転送)し、CAC(Cash Access Controller)#2内のキャッシュメモリ(図示せず)を更新する。このとき共通メモリCMは必ず未更新状態であるので、CAC#2における制御では、キャッシュメモリの状態を「キャッシュ無効」から「非共有・書き換え有り」に遷移する。
【0015】
(2)CPU#1での処理(図10):
MPU#1からCAC#1のキャッシュメモリにリードアクセス(データを読出すアドレスの転送)する。しかし、CAC#1のキャッシュメモリは、更新されていないので「キャッシュ無効」の状態(キャッシュ・ミスヒット状態)である。
【0016】
(3)共通メモリCMへのリードアクセス(図11):
CAC#1が「キャッシュ無効」の状態であることから共通メモリCMに対してリードアクセス(読出アドレスの転送)を行なう。すなわち、CAC#1は、スレーブであることを知っているので、キャッシュ無効であっても自分で更新しないで共通メモリCMを見に行く。この時、CAC#2では、スヌープ動作(CM, CAC#1, CAC#2は同一バスで接続されていることからCAC#1−共通メモリCM間のアクセスを監視する動作)を行っている。
【0017】
(4)共通メモリCM,CAC#2からの返送(図12):
共通メモリCMでは、(メインメモリの更新はされていないが、)読み出し時にパリティエラーのアクセス異常がなければステータスを正常(アクセスオーダのみが正常の意味)として返送する。この時、スヌープしていたCAC#2は、「非共有・書き換え有り」の状態であることから共通メモリCMが正常を示すステータスコード(“0001”)を返送するタイミングでリトライ信号を同時にアサートする(図15(1)参照)。CAC#1は、返送されたステータスとリトライ信号からリトライアクセスとして処理し、一定時間後に再アクセスを行なう。
【0018】
(5)共通メモリCMへCAC#2のキャッシュ内容の書込(図13):
CAC#2は、共通メモリCMへライトアクセス(書込アドレス及びデータの転送)し、CAC#2のキャッシュメモリの内容を共通メモリCMへ書き込む(コピーバック)。このように共通メモリCMへ一旦書き込めば、CPUを更に増やした構成にした場合でも全CPUのキャッシュに対してメモリの更新をしなくても済む。
【0019】
(6)CAC#1リトライアクセス・キャッシュ書換,MPU#1リードデータ受信(図14):
CAC#1は、一定時間が経つとリトライアクセス(上記(3)と同じリードアクセス)し、読み出したデータでCAC#1のキャッシュメモリを更新すると同時にMPU#1へリードデータを転送する。
【0020】
上記手順例のように従来のシステムにおいてCAC#1は、正常を示すステータスコード(“0001”)とリトライ信号アサートによりリトライと判定しリトライ指示を出力している。
【0021】
一方、図示のようにマルチプロセッサ構成のバスBUSに拡張アダプタBEXを接続している場合、拡張アダプタBEX(これも上記のようにステータス信号及びリトライ信号を発生し得る)は、バッファフルの時にエラー処理とならないようにCPUがキャッシュ・ミスヒットしたように動作し、その間に(CPUがコピーバック中と判断し一定時間後にリトライを行う迄に)バッファフルを解除するように作り込む必要がある。
【0022】
これを図16の従来例で説明すると、上記のようなバス転送処理システムには、各CPU#1,#2がバスBUS2に接続されているが、このバスBUS2とCPU#1,#2との間にはそれぞれステータス受信判定回路SRJ1,SRJ2が挿入接続されている。
【0023】
このステータス受信判定回路SRJ1,SRJ2は、受信したステータスコードを識別するデコーダ1と、このデコーダ1の出力信号の内のステータスコード“0001”識別出力を除くステータスコード“0010−0110”の論理和を取ってエラー判定出力を発生するORゲート2と、ORゲート2の出力信号の反転値とバスBUS2からのリトライ信号との論理積を取ってリトライ指示信号を発生するANDゲート21と、ステータスコード“0001”識別出力とリトライ信号の反転値との論理積を取って受信データを取り込むべきか否かを判定するANDゲート22とで構成されている。
【0024】
このようなステータス受信判定回路SRJ1,SRJ2がバス転送処理システムに設けられている場合には、図7に示したようにバッファフルの場合にはステータスコードが“0010”となるので、このデータはデコーダ1及びORゲート2を経てエラー判定として出力されてしまい、且つANDゲート21をディスエーブル状態にしてしまうのでリトライ信号の値に関わらずリトライ指示が出ないこととなる(図15(2)参照)。
【0025】
これは、「バッファフル」という状態が本来エラー処理を必要とするものではないにも関わらず、エラー処理として時間を要する面倒な処理が実行されてしまうことを意味している。
【0026】
また、共通メモリCMのアクセス自体がステータスの異常を示すステータスコード“0010−0110”であればマルチプロセッサ動作自体が継続して運転(処理)を続けることはできなくなり、その場合はシステムの再起動(IPL)などの動作から行なうことが必要となるからである。
【0027】
このような不都合を避けるため、図16の従来のバス転送処理システムには、さらにステータス制御回路SCCがバスBUS2と拡張アダプタBEXとの間に接続されている。
【0028】
このステータス制御回路SCCは、拡張アダプタBEXからのステータスコードをデコードするデコーダ11と、このデコーダ11の出力信号とリトライ信号との論理積を取るANDゲート12と、ステータスコード“0001”の発生回路13と、ANDゲート12の出力信号により受信したステータスコード又はステータスデータ発生回路13を選択してステータス出力を発生するセレクタ14とで構成されている。
【0029】
このステータス制御回路SCCでは、バッファフルの場合はキャッシュ・ミスヒット時同様にデコーダ11の出力信号が“1”となり、リトライ信号アサート(“1”)をANDゲート12で検出し、さらに共通メモリCMと同様に正常を示すステータスコード(”0001”)をセレクタ14で選択して返送している。
【0030】
すなわち、バッファフルのデータ“0010”を正常を示すステータスコード“0001”にステータス変換していることになる。
【0031】
【発明が解決しようとする課題】
上記のようにバス転送処理システムにおいて、ステータス受信判定回路SRJだけでなくステータス制御回路SCCも付加したハードウェアを実現すると上記のように障害(エラー)の内容によりステータス変更やリトライ信号のゲート制御が必要となり、その結果次のような問題を生ずる。
【0032】
▲1▼ステータス内容の解析からリトライ信号アサート迄に時間がかかってしまう。すなわち、システムバスはクロック同期でありステータスの確定した出力をCPUが次のサイクルで確実にサンプリングするため(図17(1)の例)には、バスクロック自体を遅くする必要が出て来る(さもなければ、同図(2)に示すように次のサイクルで正確にサンプリングできず、リトライ指示が出ずにエラー判定が出てしまう)。それにより、システムバス自体の転送能力の低下を招くという問題があった。
【0033】
▲2▼さらにステータス制御回路追加でハード量が増加する為コストアップの要因にもなっている。
【0034】
したがって本発明は、複数のCPUと共通メモリが同一バスに接続され、且つ該バスに複数のIOが共通の拡張アダプタを介して接続されているバス転送処理システムにおいて、ステータス制御回路を使用することなく小さなハードウェア規模で確実にステータス受信判定を行いリトライ指示を可能にすることを目的とする。
【0035】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係るバス転送処理システムは、該複数のCPUのいずれかから送信されたオーダおよびアドレスに対して、該アドレスで指定される該共通メモリから、または該アドレスで指定される該IOが接続された該拡張アダプタから、クロックに同期してステータスコードを返送する手段を有し、各CPUと該バスとの間に、該バスから該ステータスコードを受信した時に、同時に、該バスから受信したリトライ信号がアサート状態のとき、該ステータスコードの値に関わらず接続されたCPUに対してリトライ処理の指示を出すと共に該受信したリトライ信号がネゲート状態のとき、該同時に受信したステータスコードの値が正常状態を示していれば受信可能の判定を出力し、該ステータスコードの値が異常状態を示していればエラー判定を出力するステータス受信判定回路を接続したことを特徴としている。
【0036】
この場合、上記のステータス信号は、該共通メモリ又は該拡張アダプタから発生され、該リトライ信号はCPU又は該拡張アダプタから発生され得るものである。
【0037】
すなわち、本発明では、各CPUと該バスとの間に設けたステータス受信判定回路が、例えばマスタのCPU側からバスを介してリトライ信号を受けたとき、共通メモリ又は拡張アダプタのステータスに関わらずそのリトライ信号をそのまま対応するCPUに送り、該CPUはリトライ処理を実行する。
【0038】
したがって、該バスに接続された拡張アダプタが例えばバッファフルであっても該拡張アダプタは常にリトライ信号をアサートするので、正確にリトライ処理を指示することになる。
【0040】
さらに上記のステータス受信判定回路は、該リトライ信号のアサート状態が所定回数に達した後は該リトライ処理の指示を出さないことができる。
【0041】
すなわち、障害等でバッファフル状態がスタックした場合などにもリトライ信号が返送されて無限にリトライ処理が続いてしまう(無限リトライ状態)ことがないようにするため、リトライ信号によりリトライした回数が一定値を越えた場合は、再度リトライを行なわないようにしている。
【0042】
この場合、リトライ信号がアサート状態でスタックした場合にも、リトライ処理が続いてしまうので、これを無くすためにリトライ信号アサート回数が一定値を越えた場合は、エラー処理の指示を出すようにしてもよい。
【0043】
さらに、上記のステータス受信判定回路は、前記CPUから、該CPUがプログラム処理停止状態であることを示す信号を検出したときに該リトライ処理が繰り返されている場合は、再度該リトライ処理の指示を出さないことも可能である。
【0044】
すなわち、プログラム処理の停止状態を監視する機能がある装置において、プログラム処理停止状態を検出した時にリトライ信号によりリトライが繰り返されている場合は、再度リトライを行なわないようにすることもできる。
【0045】
【発明の実施の形態】
図1は、本発明に係るバス転送処理システムの実施例を示したもので、この実施例では、ステータス制御回路は用いず、ステータス受信判定回路SRJ1,SRJ2ではバスBUS2からのリトライ信号をそのままリトライ指示信号として出力しており、さらに、受信したステータスを識別するデコーダ1と、このデコーダ1の出力信号の内のステータスコード“0001”識別出力を除くステータスコード“0010−0110”の論理和を取るORゲート2と、ステータスコード“0001”識別出力とリトライ信号の反転値との論理積を取って受信データを取り込むべきか否かを判定するANDゲート3と、ORゲート2の出力信号と該リトライ信号の反転値との論理積を取ってエラー判定信号を出力するANDゲート4と、で構成されている。
【0046】
すなわち、従来例では図16に示したようにステータス制御回路を経て入力されたステータスをデコードした値を参照し「エラー判定」、「リトライ指示」を出していたが、本実施例では「リトライ指示」は以下のようにステータスに関係なくリトライ信号がアサートされていると「リトライ指示」が“1”となるように構成している。
【0047】
この実施例の動作においては、▲1▼バスBUS2から受信したリトライ信号がアサート状態の時、そのまま出力されるのでリトライ指示を出力することになる。また、▲2▼該リトライ信号がネゲート状態の時はステータスのデコード結果が反映され、ステータスが正常の時、デコーダ1のステータスコード“0001”識別出力が“1”となるのでANDゲート3は“1”となり受信可能の判定出力(アクセスが終了)を行う。さらに、▲3▼該リトライ信号がネゲート状態でステータス異常のときは、ステータスコード“0010−0110”識別出力のいずれかが“1”となるのでORゲート2の出力も“1”となり、ANDゲート4の出力はエラー判定を示す“1”となる。
【0048】
これを図2について説明すると、まず同図(1)に示す正常アクセス時の例は図12に示した従来例のコピーバック・キャッシュ処理手順(4)に相当し、共通メモリCMからの正常を示すステータスコード(”0001”)でCPU#2からリトライ信号がアサートされた場合に該リトライ信号そのものによりリトライ処理となる。
【0049】
この場合、拡張アダプタBEXでバッファフルとなる場合のアクセス時(図2(2)参照)では、マルチプロセッサ構成に拡張アダプタBEXが接続されていてもCPU#2からのリトライ信号がアサートされていることよりANDゲート4の出力は“0”となり、CPU#1においてエラーと判定されずリトライ処理と判定される。
【0050】
一方、図1の実施例では、障害等でバッファフル状態がスタックした場合などにもリトライ信号が返送されて無限リトライとなってしまう欠点がある。この欠点を解決する方法としては次のものが考えられる。
【0051】
(1)リトライ信号によりリトライした回数が一定値を越えた場合は、再度リトライを行なわない。
(2)プログラム処理の停止状態を監視する機能がある装置において、プログラム処理停止状態を検出した時にリトライ信号によりリトライが繰り返されている場合は、再度リトライを行なわない。
【0052】
また、リトライ信号がアサート状態(“1”)にスタックした場合にリトライが続いてしまうという欠点があり、これについては、
(3)リトライ信号のアサート回数が一定値を越えた場合は、エラー処理とする、ことで解決することができる。
【0053】
図3は、本発明に係るバス転送処理システムの実施例(2)を示し、特にステータス受信判定回路SRJの変形例を示したものである。
【0054】
この実施例では、上記(1)のリトライ信号によりリトライした回数が一定値を越えた場合に再度リトライを行なわない方法と、上記(3)のリトライ信号アサート回数が一定値を越えた場合はエラー処理とする方法を実現する実施例となっている。
【0055】
すなわち、図1に示したデコーダ1とORゲート2とANDゲート3,4に加えて、ANDゲート3の出力信号を入力するロード入力端子LDとバスBUS2からのリトライ信号を入力するイネーブル端子ENとクロック端子CKとを有する8ビット・カウンタ5と、このカウンタ5のキャリ・オーバ出力Coの反転値と該リトライ信号とを入力するANDゲート6と、該リトライ信号と該キャリ・オーバ出力Coとを入力するANDゲート7と、このANDゲート7の出力信号とANDゲート4の出力信号とを入力するORゲート8とで構成され、ANDゲート6の出力信号をリトライ指示信号とし、ANDゲート3の出力信号を受信判定信号とし、ORゲート8の出力信号をエラー判定信号としている。
【0056】
動作においては、カウンタ5でリトライ信号がアサートされた数をクロックによりカウントしている。リトライ信号がネゲートされており正常を示すステータスコード(“0001”)を検出した時は、ANDゲート3の出力信号が“1”となりカウンタ5をクリアする。
【0057】
リトライ信号が255回繰り返しアサートされるとカウンタ5のキャリ・オーバがアサートされANDゲート6をディスエーブル状態にしてリトライ指示信号をマスクする。マスクされた状態で再びリトライ信号を受信した場合は、ANDゲート7の出力信号が“1”となりORゲート8を介してエラー判定信号がアサートされ、異常ステータス受信と判定される。
【0058】
図4は、本発明に係るバス転送処理システムの実施例(3)を示し、特にステータス受信判定回路SRJのさらに別の変形例を示したものである。この実施例は、上記(2)のプログラム処理停止状態を検出した時にリトライ信号によりリトライが繰り返されている場合に、再度リトライを行なわない方法を実現するものである。
【0059】
すなわち、、図3の実施例におけるカウンタ5の代わり、リトライ信号とデコーダ1のステータスコード識別(“0001”)端子とORゲート2の各出力信号を入力するORゲート9と、このORゲート9の出力信号とCPU側に設けたウォッチドッグタイマWDTからのキャリ・オーバ信号とを入力して出力信号をANDゲート6,7に与えるラッチ回路(J−Kフリップフロップ)10を設けている点が異なっている。なお、CPUの中に設けたウォッチドッグタイマWDTは、クロックにより更新されるカウンタであり周期的にソフトがクリアするタイマである。
【0060】
動作において、バスでリトライ信号によりアクセスが無限リトライとなっている場合は、ソフト走行できないため、このクリアが行なわれずウォッチドッグタイマWDTのキャリ・オーバ出力Coがアサートされる。
【0061】
このキャリ・オーバ出力Coをラッチ回路10でラッチし、ORゲート9からのリトライ信号入力をマスクする。マスクされた状態で再びリトライ信号を受信した場合は、エラー判定信号がアサートされ異常ステータス受信と判定されるように構成されている。
【0062】
【発明の効果】
上記のように、本発明に係るバス転送処理システムによれば、拡張アダプタ側でステータス解析しリトライとの出力を確定するステータス制御回路を削除できるため、クリティカルパスは改善され、かつ、回路量も削減することができる。
【0063】
ただし、拡張アダプタで他の障害によるエラーステータスを返送した場合もリトライが返送されて固定障害の場合は、無限リトライとなってしまう。しかし、無限リトライに対しては、▲1▼リトライによりリトライ回数をカウントして有限回とする、▲2▼ウォッチドッグタイマなどでスタック状態を検出し再起動を行なう、ことで回避することができる。
【図面の簡単な説明】
【図1】本発明に係るバス転送処理システムの実施例(1)を示したブロック回路図である。
【図2】本発明に係るバス転送処理システムの動作を説明するためのフローチャート図である。
【図3】本発明に係るバス転送処理システムの実施例(2)を示したブロック回路図である。
【図4】本発明に係るバス転送処理システムの実施例(3)を示したブロック回路図である。
【図5】拡張アダプタを介したCPUとIOの接続構成例を示したブロック図である。
【図6】図5の基本的なアクセス処理を示したタイムチャート図である。
【図7】本発明及び従来例で用いるステータスコード例を示した図である。
【図8】図5においてリトライ信号が発生したときのタイムチャート図である。
【図9】マルチプロセッサ構成のバス転送処理システムにおけるコピー・バックキャッシュのアクセス手順例(1)を示したブロック図である。
【図10】マルチプロセッサ構成のバス転送処理システムにおけるコピー・バックキャッシュのアクセス手順例(2)を示したブロック図である。
【図11】マルチプロセッサ構成のバス転送処理システムにおけるコピー・バックキャッシュのアクセス手順例(3)を示したブロック図である。
【図12】マルチプロセッサ構成のバス転送処理システムにおけるコピー・バックキャッシュのアクセス手順例(4)を示したブロック図である。
【図13】マルチプロセッサ構成のバス転送処理システムにおけるコピー・バックキャッシュのアクセス手順例(5)を示したブロック図である。
【図14】マルチプロセッサ構成のバス転送処理システムにおけるコピー・バックキャッシュのアクセス手順例(6)を示したブロック図である。
【図15】図9〜図14のバス転送処理システムにおける動作を説明するためのタイムチャート図である。
【図16】ステータス制御回路を含む従来のバス転送処理システムを示したブロック回路図である。
【図17】図16の従来例の動作を説明するためのタイムチャート図である。
【符号の説明】
SRJ1,SRJ2 ステータス受信判定回路
CM 共通メモリ
BEX 拡張アダプタ
40 IO
BUS1,BUS2 バス
1 デコーダ
2,9 ORゲート
3,4,6,7 ANDゲート
5 カウンタ
10 ラッチ回路
WDT ウォッチドッグタイマ
図中、同一符号は同一又は相当部分を示す。
Claims (5)
- 複数のCPUと共通メモリが同一バスに接続され、且つ該バスに複数のIOが共通の拡張アダプタを介して接続されているバス転送処理システムにおいて、
該複数のCPUのいずれかから送信されたオーダおよびアドレスに対して、該アドレスで指定される該共通メモリから、または該アドレスで指定される該IOが接続された該拡張アダプタから、クロックに同期してステータスコードを返送する手段を有し、
各CPUと該バスとの間に、該バスから該ステータスコードを受信した時に、同時に、該バスから受信したリトライ信号がアサート状態のとき、該ステータスコードの値に関わらず接続されたCPUに対してリトライ処理の指示を出すと共に該受信したリトライ信号がネゲート状態のとき、該同時に受信したステータスコードの値が正常状態を示していれば受信可能の判定を出力し、該ステータスコードの値が異常状態を示していればエラー判定を出力するステータス受信判定回路を接続したことを特徴とするバス転送処理システム。 - 請求項1において、
該ステータス信号が、該共通メモリ又は該拡張アダプタから発生され、該リトライ信号がCPU又は該拡張アダプタから発生されたことを特徴とするバス転送処理システム。 - 請求項1又は2において、
該ステータス受信判定回路は、該リトライ信号がアサート状態になるリトライ回数が所定回数に達した後は該リトライ処理の指示を出さないことを特徴とするバス転送処理システム。 - 請求項3において、
該ステータス受信判定回路は、該リトライ処理の指示を出さない状態で再度リトライ信号を受けたときには、エラー処理の指示を出すことを特徴としたバス転送処理システム。 - 請求項1において、
該ステータス受信判定回路は、前記CPUから、該CPUがプログラム処理停止状態であることを示す信号を検出したときに該リトライ処理が繰り返されている場合は、再度該リトライ処理の指示を出さないことを特徴としたバス転送処理システム。
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