JPS6320641A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 仮想記憶方式で動作するモードを持つ電子計算機システ
ムにおいて、論理アドレスのパリティチェック及び論理
アドレスの一部により索引されるトランスレーション・
ルックアサイド・バッファ（以下単にＴＬＢと略称する
）のリードデータのパリティチェックの時間的ロスによ
るメモリアクセス時間全体が増大すると言う問題を解決
するために、上記パリティチェックに先立ちメモリアク
セス要求を送出してメモリアクセス動作を開始し、パリ
ティエラーが判明した時のみ、そのアクセスを無効にす
る制御信号を送出し、これにより全体のメモリアクセス
時間を減少させ、中央処理装置（ＣＰ　Ｕ）の処理速度
を向上させたものである。

〔産業上の利用分野〕 本発明は、電子計算機システムにおいて、中央処理装置
（以下単にＣＰＵと略称する）がメモリをアクセスする
場合のメモリアクセス方式に係り、特に仮想記憶方式に
おいて、ＴＬＢを索引することで得られる物理アドレス
によりメモリをアクセスする方式に関する。

電子計算機システムには、論理的な記憶装置（仮想アド
レス空間）を対象としてプログラムを組み、これと実際
の主記憶装置（実アドレス空間）とを計算機及びオペレ
ーティングシステムにより対応づけるようにした仮想記
憶方式が採用されている。

これは、計算機システムに実際に実装されている実アド
レス空間より遥かに大きな仮想アドレス空間をもち、仮
想アドレス、即ち論理アドレスを物理アドレスに変換す
ることによりメモリをアクセスするものである。また、
上記アドレス変換を高速に行なうためにＴＬＢと称する
対応テーブルをハードウェアで持っている。

従って、ＣＰＵが論理アドレスを送出してから物理アド
レスに変換し、これによりメモリをアクセスするまでが
全体のメモリアクセス時間となる。

ＣＰＵの処理速度を高めるには上記全体のメモリアクセ
ス時間を短縮することが必要となる。

〔従来の技術〕

第６図は従来におけるメモリアクセス方式のシステム構
成図を示し、第７図はそのタイミングチャートである。

第６図において、１はＣＰＵで、マイクロプロセッサ２
と、このマイクロプロセッサ２から送出される論理アド
レスの上位部分により索引されるＴＬＢ３と、このＴＬ
Ｂ３から読み出されたデータ（物理ページアドレスを含
む）及び上記論理アドレスの下位部分（論理ページ内ア
ドレス）とを記憶する物理アドレスバッファ４と、この
物理アドレスの送出制御回路５と、上記マイクロプロセ
ッサ２にＣＰＵデータバス６を介して接続されたデータ
転送制御回路７及び、論理アドレスパリティエラー及び
ＴＬＢ３のリードデータパリティエラーが入力されるよ
うになっているメモリアクセス要求制御回路８とから構
成されている。

又、９はメモリ装置で、ページ単位のメモリ部１０と要
求受付制御部１１を備えており、このようにしたメモリ
装置９はメモリアドレスバス１２を介して上記ＣＰＵＩ
のアドレス送出制御回路５に接続され、さらにメモリデ
ータバス１３を介してＣＰＵＩのデータ転送制御回路７
に接続されていると共に、要求受付制御部１１にはＣＰ
Ｕ１のメモリアクセス要求制御回路８からリクエスト信
号ＲＥＱが供給されるようになっており、そして、要求
受付制御部１１からはアドレス送出制御部５及びメモリ
アクセス要求制御回路８にメモリ使用許可信号ＡＣＫが
出力されるようになっている。

又、１４は上記メモリ部１０の各ページに対応してメモ
リ参照、変更履歴の情報を記録するストレージキーで、
これにはメモリアドレスバス１２を介して物理アドレス
が加えられるようになっており、さらに更新動作するた
めの回路１５が付加されている。１６は上記ＣＰＵＩに
相当する他のメモリアクセス装置で、上記ＣＰＵＩと同
様にメモリ装置９に接続されている。

次に、上記のように構成されたメモリアクセス装置の動
作を第７図のタイムチャートを参照して説明する。

第７図から明らかなように、従来のメモリアクセスシス
テムはシステムクロックに同期して動作され、ＣＰＵＩ
からのメモリリードサイクルは９τかかることが示され
ている。

まず、クロック周期で１．τ２の間にＣＰＵの命令実行
制御を行なうマイクロプロセッサ２からＣＰＵアドレス
バス２ａに論理アドレスを送出する。次のクロック周期
で３では、送出された論理アドレスの上位部分によりＴ
ＬＢ３が索引される。

そして次のクロ７り周期で４においてＴＬＢ３からζ売
み出されたデータ（物理ページアドレスを含む）のパリ
ティをチェックする。ここでパリティが正しい場合は、
クロック周期で５でメモリ要求送出制御回路８からメモ
リアクセス要求信号ＲＥＱを送出する。アクセス要求信
号ＲＥＱがメモリ装置９の要求受付制御部１１に入力さ
れた時、メモリ部１０が使用可能状態にあり、かつアク
セス要求信号ＲＥＱより優先順位の高い他のメモリアク
セス装置１６からのメモリアクセス要求信号ＲＥＱＯが
送出されていない場合は、要求受付制御部１１からクロ
ック周期で８〜τ８のタイミングでメモリ使用許可信号
ＡＣＫがアドレス送出制御回路５及びメモリアクセス要
求制御回路８に出力される。これによりＣＰｔＪ　１は
物理アドレスバッファ４に格納されている物理アドレス
をメモリアドレスバス１２に送出する。そして物理アド
レスによりメモリ装置９をクロック周期τ８のタイミン
グでアクセスすると、メモリ部１０からデータが読み出
されメモリデータバス１３に出力されると共に、該デー
タはＣＰＵ１のデータ転送制御回路７に入力される。デ
ータ転送制御回路７では、クロック周期τ３でデータの
チェック、訂正（エラー検出、訂正回路による）を行な
い、その後、ＣＰＵデータバス６を通してマイクロプロ
セッサ２に転送する。

なお、ＴＬＢ　３を索引するのに用いられる論理アドレ
スの上位部分のパリティチェックは、クロックで２以後
に行なわれる。又、ＴＬＢ３の索引に関係のない論理ペ
ージ内アドレスのパリティチェ、りは、上記論理アドレ
ス上位部分が送出された後、同じアドレスバスを使用し
てＴＬＢデータが読み出されるタイミングで出力される
クロフクτ４以後で行なわれる。

〔発明が解決しようとする問題点〕

上記のような従来のメモリアクセス方式では、ＴＬＢ３
のリードデータのパリティをチェックし、物理ページア
ドレスが正しいものであると判定されるまでメモリアク
セス要求を出力しないようになっている。このようにし
ないと、メモリに対し無効なアクセスがされてしまい、
又、パリティエラーのある物理ページアドレスでアクセ
スされたメモリデータがＣＰＵ１のマイクロプロセッサ
２に転送されると、ＣＰＵＩを暴走させたり、システム
ダウンさせる要因となるほか、メモリライトの場合には
メモリ部内のデータを破壊させてしまう。

同様にして、論理アドレス自体にパリティエラーがある
場合も、その論理アドレスによって索引されるＴＬＢの
リードデータ、即ち物理ページアドレスの正当性は保証
できず、メモリアクセス要求を出せない。このことは論
理アドレスの下位部分である論理ページ内アドレスの場
合も同様である。

即ち、上記のようなメモリアクセス方式においては、常
にＴＬＢリードデータ及び論理アドレスのパリティチェ
ックの結果を待ってメモリアクセス要求を行なうもので
あるため、パリティチェックの時間が全体のメモリアク
セス時間を遅らせ、システムの処理速度を大幅に低下さ
せてしまう要因となっていた。

本発明は上記の問題点を解決するためになされたもので
、全体のメモリアクセス時間を短縮し、システムの処理
速度を大幅に向上できるメモリアクセス方式を提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明に係るメモリアクセス方式は、仮想記憶制御モー
ド時、論理アドレスの一部からトランスレーション・ル
ックアサイド・バッファ３を索引し、これから読み出さ
れた物理ページアドレスと論理アドレスのページ内アド
レスとから生成した物理アドレスによりメモリ装置９を
アクセスすると共に、メモリ装置９の参照、変更履歴を
記録するストレージキー１４を有するメモリアクセス方
式において、トランスレーション・ルックアサイド・バ
ッファ３のリードデータのパリティチェックもしくはエ
ラー検出、訂正チェック又は上記論理アドレスのパ刀テ
ィチェックに先立ってメモリアクセス要求送出手段１７
からメモリアクセス要求を送出し、この要求がメモリ装
置９に受け付けられてメモリアクセス動作が開始後、上
記リードデータ或いは論理アドレスのチェック結果でエ
ラーが判明したときメモリアクセス要求送出手段１７か
らのメモリアクセスを無効にする無効化信号を送出する
ようにしたものである。

〔作　用〕

本発明においては、論理アドレスの送出によりＴＬＢか
ら読み出された物理ページアドレスが確定した時点で論
理アドレスのパリティチェック及びＴＬＢリードデータ
のパリティチェックの結果を待たずにメモリアクセス要
求制御回路がメモリ装置にメモリアクセス要求を送出し
、要求受付信号送出後直ちにメモリアクセスを行なうこ
とにより、パリティエラーのないアドレスに対するパリ
ティチェックを意識的に省いて全体のメモリアクセス時
間を短縮する。そしてパリティチェックの結果、パリテ
ィエラーと判定された時はアクセスが完了する前にアク
セス無効化信号を送出してアクセスが行なわれなかった
と同じ状態にする。これによりシステムの処理速度を大
幅に向上することが可能になる。

〔実施例〕

以下、本発明の実施例について説明する。

第１図は本発明にかかるメモリアクセス方式の一例を示
すシステム構成図である。

この第１図において、１はメモリアクセス手段を構成す
るＣＰＵ、２はＣＰＵＩの命令実行制御を行なうマイク
ロプロセッサ、３はマイクロプロセッサ２から送出され
る論理アドレスの上位部分により索引されるＴＬＢ、４
はＴＬＢ３から読み出されたデータ及び論理アドレスの
下位部分を格納する物理アドレスバッファ、５は物理ペ
ージアドレスをメモリ装置９にその要求受付制御部１１
からの許可信号ＡＣＫにより送出するアドレス送出制御
回路、５はマイクロプロセッサ２とメモリ装置９のメモ
リ部１０間でデータの転送を行なうデータ転送制御回路
であり、又、１４はメモリ部１０の参照、変更履歴を記
録するストレージキー、１５はその更新回路、１６は他
のメモリアクセス装置で、ＣＰＵＩに相当し、ＣＰＵＩ
より優先度の高いものである。そして、本実施例の従来
と異なる点は、アクセス無効化信号ＡＣＩＮＶを送出す
るメモリアクセス要求送出制御回路１７を備えている点
にある。

上記メモリアクセス要求送出制御回路１７には、従来と
同様に論理アドレスパリティエラー、及びＴＬＢリード
データパリティエラー信号が入力されるようになってい
ると共に、メモリ装置９の要求受付制御部１１にはアク
セス要求信号ＲＥＱが送出されるようになっており、さ
らに要求受付制御部１１からはアクセス許可信号ＡＣＫ
が入力されるようになっている。そしてメモリアクセス
要求送出制御回路１７から送出されるアクセス無効化信
号ＡＣＩＮＶは、データ転送制御回路７．メモリ装置９
及びストレージキー更新回路１５に入力されるようにな
っている。

次に、上記のように構成された本実施例のメモリアクセ
ス装置の動作を第２図乃至第９図に示すタイムチャート
を参照しながら説明する。

第２図はパリティエラーがな（、物理ページアドレスが
有効であると判定された場合のメモリリ−ドのタイムチ
ャートであり、全体のメモリアクセス時間は７τとなる
。以下、これについて詳述する。

まず、クロック周期τ１．τ２の間にマイクロプロセッ
サ２から論理アドレスをＣＰＵアドレスバス２ａに送出
する。次のクロック周期で３では、論理アドレスの上位
部分によりＴＬＢ３が索引され、同時にメモリアクセス
要求信号ＲＥＱをメモリアクセス要求送出制御回路１７
からメモリ装置９の要求受付制御部１１に送出する。

クロ・ツク周期τ４〜τ６では、上記メモリアクセス要
求に応じて直ちにメモリアクセス許可信号ＡＣＫが要求
受付制御部１１からメモリアクセス要求送出制御回路１
７及びアクセス送出制御回路５に送出され、これにより
物理アドレスバッファ４の物理ページアドレスがメモリ
アドレスバス１２に送出される。このとき、ＴＬＢリー
ドデータパリティエラー信号は「０」であるから、この
アクセスは有効であることが示され、アクセス無効化信
号ＡＣＩＮＶは出力されない。従って、クロック周期τ
８で物理ページアドレスによりメモリ部１０のデータが
メモリデータバス１３を通してデータ転送制御回路７に
取り込まれ、ラッチされる。これと同時にストレージキ
ー１４のライトイネーブルがオンになり、クロック周期
τ６の後縁で更新される。即ち、ストレージキー１４の
Ｒビット（参照ビット）が「０」から「１」になる。

クロック周期τ１では、リードデータのチェック、訂正
をデータ転送制御回路７で行ない、ＣＰＵデータバス６
を通してマイクロプロセッサ２へ転送する。

なお、クロック周期τ４〜で７までの間で、何らかのア
クセスエラーが生じた場合は、対応するエラーステータ
スがセットされる。エラーステータスとしては以下のも
のがある。

（ａ）　　メモリアドレスパリティエラー：メモリアド
レスバス１２に送出される物理ページアドレスのパリテ
ィエラーがある状態 （ｂ）　　メモリアドレスオーバ：送出されたアドレス
に対応するメモリ部が未実装の状態 （Ｃ）　　ストレージキーバリティエラー二更新動作の
ためにストレージキー１４から読み出されたデータにパ
リティエラーがある状態 （ｄ）ＥＣＣエラー（エラー検出、訂正機構）：リード
データにＥＣＣエラーがある状態 第３図は第１図のメモリアクセスシステムを、パリティ
エラーなしでライトアクセス動作させた場合のタイムチ
ャートであり、全体のメモリアクセス時間は６τとなる
。

第３図において、クロック周期τ、〜τ５の間のライト
アクセス動作は第２図に示すリードアクセス動作と同じ
である。但し、クロック周期で４では、マイクロプロセ
ッサ２からＣＰＵデータバス６を通してデータ転送制御
回路７に転送されたライトデータがメモリデータバス１
３に送出される。

又、クロック周期τ８においては、メモリ部１０のライ
トイネーブルがオンになり、メモリ部１０ヘデータが書
き込まれる。これと同時にストレージキー１４のライト
イネーブルもオンになり、ストレージキー１４が更新さ
れる。ここで、アクセスエラーがあった場合は、対応す
るエラーステータスがセットされる。

次に、上記第１図のメモリアクセスシステムがパリティ
エラーありの状態でリード動作された場合について述べ
る。このときのタイムチャートを第４図に示す。

第４図において、クロック周期τ】〜で３の間では、パ
リティエラーなしの第２図に示す場合と同じである。

クロック周期で４〜でＳでは、メモリアクセス許可信号
ＡＣＫがアクセス送出制御回路５に入力されるため、メ
モリアドレスバス１２に物理アドレスバッファ４の物理
ページアドレスが送出される。この時、ＴＬＢリードデ
ータパリティエラー信号が「１」であるため、クロック
周期で５からアクセス無効化信号Ａ　ＣＩ　Ｎ　Ｖ　（
Ａｃｃｅｓｓ　Ｉｎｖａｌｉｄａｔｅ）が送出され、ス
トレージキー更新回路１５及びデータ転送制御回路７に
入力される。このため、クロック周期で６でオンになる
はずのストレ−ジキー１４のライトイネーブル信号がオ
ンにならず、従って、アクセスエラーが発生してもエラ
ーステータスはセットされない（破線がこの状態を示し
ている）。即ちアクセスが全く行なわれなかったので同
じ状態になる。

又、クロ７り周期で１では、データ転送制御回路７にリ
ードデータが入力されるが、これは無効な物理ページア
ドレスに対するリードデータであるから、当然誤ったデ
ータである。従って、ＥＣＣエラーがある場合もあるが
、これによるエラーステータスセットも抑止される。又
、誤りデータによりＥＣＣ機能で誤ってデータが訂正さ
れ、パリティのくずれたデータがマイクロプロセッサ２
に転送され、マイクロプロセッサ２のパリティチェック
機能によりパリティエラーが検出される場合があるが、
もともと無効なアクセスによるリードデータであるから
、このパリティエラーは意味がない。従って、アクセス
無効化信号ＡＣＩＮＶがデータ転送制御回路７に入力さ
れた場合は、クロック周期τ７で正しいパリティを生成
してマイクロプロセッサ２に転送する機能を持たせるこ
とが望ましい。

第５図は第１図のメモリアクセスシステムを、パリティ
エラーありの状態でライトアクセス動作させた場合のタ
イムチャートを示す。

この第５図において、クロ・ツク周期τ１〜τＢの間は
、上記第４図の場合と同様となる。但し、クロック周期
τＧにおいて、アクセス無効化信号ＡＣＩＮＶがメモリ
装置９に入力され、τ９でオンになるはずのメモリライ
トイネーブル信号がオンにならず、従って、メモリ部１
０へのライト動作は行なわれない。

なお、メモリ装置９からＣＰＵＩに入力されるデータの
パリティがくずれており、かつＣＰＵＩ内で入力データ
パリティエラーが検出された場合は、ＣＰＵＩに対し最
高の優先順位の割込みが起こる。これに対して、論理ア
ドレスのパリティエラー、ＴＬＢリードデータのパリテ
ィエラーは、上記入力データパリティエラーに比べて優
先順位の低い割込みとなる。

又、データ転送制御回路７では、ＥＣＣ付きのメモリデ
ータの訂正可能なエラーに対しては訂正し、さらにパリ
ティビットを生成してＣＰＵＩのマイクロプロセッサ２
に転送する。しかし、訂正不能なエラーの場合は、正常
なパリティが生成されない。

従って、本発明では、優先順位の低い論理アドレスパリ
ティエラーから最高優先順位の割込みである入力データ
パリティエラーを誘起しないように、データ転送制御回
路で、アドレス無効化信号の入力時はメモリデータに関
係なく、パリティの正しいデータ（例えばａｌｌ　　“
１　”など）をＣＰＵへ転送するようにしている。

上記のような本実施例にあっては、メモリアクセス時間
を従来の方式に比し２０％以上短縮することができる。

これに伴いシステムの処理速度が大幅に向上することに
なる。

〔発明の効果〕

以上のように本発明によれば、全体のメモリアクセス時
間が短縮され、システムの処理速度を大幅に向上できる
効果がある。

【図面の簡単な説明】

第１図は本発明に係るメモリアクセス方式の一例を示す
システム構成図、 第２図乃至第５図は本発明の実施例におけるアクセス動
作のタイムチャート、 第６図は従来におけるメモリアクセス方式のシステム構
成図、 第７図はそのタイムチャートである。 第１図において、 １はＣＰＵ。 ２はマイクロプロセッサ、 ３はＴＬＢ。 ４は物理アドレスバッファ、 ５はアドレス送出制御回路、 ７はデータ転送制御回路、 ９はメモリ装置１ １０はメモリ部、 １１は要求受付制御部、 １４はストレージキー、 １７はメモリアクセス要求送出制御回路である。

Claims (4)

【特許請求の範囲】
1. （１）仮想記憶制御モード時、論理アドレスの一部から
   テーブル・ルックアップ・バッファ（３）を索引し、こ
   れから読み出された物理ページアドレスと論理アドレス
   のページ内アドレスとから生成した物理アドレスにより
   メモリ装置（９）をアクセスすると共に、メモリ装置（
   ９）の参照、変更履歴を記録するストレージキー（１４
   ）を有するメモリアクセス方式において、 テーブル・ルックアップ・バッファ（３）のリードデー
   タのパリティチェックもしくはエラー検出、訂正チェッ
   ク又は上記論理アドレスのパリテイチェックに先立って
   メモリアクセス要求送出手段（１７）からメモリアクセ
   ス要求を送出し、この要求がメモリ装置（９）に受け付
   けられてメモリアクセス動作が開始後、上記リードデー
   タ或いは論理アドレスのチェック結果でエラーが判明し
   たときメモリアクセス要求送出手段（１７）からのメモ
   リアクセスを無効にする無効化信号を送出するようにし
   たことを特徴とするメモリアクセス方式。
2. （２）特許請求の範囲第１項において、メモリアクセス
   無効化信号が送出された時、メモリアクセスに起因する
   エラーが発生しても、そのエラーがエラーステータスに
   セットされるのを抑止し、そのエラーを無効にすること
   を特徴とするメモリアクセス方式。
3. （３）特許請求の範囲第１項において、メモリアクセス
   無効化信号が送出された時、ストレージキーの更新を抑
   止することを特徴とするメモリアクセス方式。
4. （４）特許請求の範囲第１項において、メモリライト動
   作時にメモリ部に入力されるライトイネーブル信号がア
   クティブになるのを抑止できるタイミングでメモリアク
   セス無効化信号を送出することにより、メモリ部の書き
   換えを抑止すると共に、メモリリード動作時にメモリア
   クセス無効化信号が送出された時に、メモリリードデー
   タにエラーが生じた場合、そのエラーデータがメモリア
   クセス側のエラー要因とならないようリードデータを修
   正することを特徴とするメモリアクセス方式。