WO2007088597A1

WO2007088597A1 - エラー訂正コード生成方法及びメモリ管理装置

Info

Publication number: WO2007088597A1
Application number: PCT/JP2006/301590
Authority: WO
Inventors: Takashi Miura
Original assignee: Fujitsu Limited
Priority date: 2006-01-31
Filing date: 2006-01-31
Publication date: 2007-08-09
Also published as: JPWO2007088597A1; EP1980946A1; US20090031188A1; KR100972807B1; US8245110B2; CN101336418B; EP1980946B1; CN101336418A; JP4339914B2; KR20080089619A; EP1980946A4

Abstract

　本発明の課題は、キャッシュメモリのデータのエラーを正確に訂正できるようにすることである。記憶処理装置２４は、検索時にキャッシュメモリから読み出したストア対象領域外のデータからｎｔ－ＥＣＣを生成する。さらに、先行するストア命令のストアアドレスと現在のストア命令のストアアドレスが一致するか否か、データ幅が所定のデータ幅と一致するか否かを判定する。同一のストアアドレスの先行するストア命令が存在し、かつストアデータのデータ幅が所定のデータ幅未満のときには、ＥＣＣ有効情報を無効に設定し、そのＥＣＣ有効情報をｎｔ－ＥＣＣと対応づけてストアバッファ２５に格納する。

Description

明細書

エラー訂正コード生成方法及びメモリ管理装置

技術分野

[0001] 本発明は、キャッシュメモリへ書き込むデータのエラー訂正コードの生成方法及びメモリ管理装置に関する。

背景技術

[0002] メインメモリから読み出したデータをキャッシュメモリに記憶しておき、キャッシュメモリのデータをアクセスすることで CPUの処理速度を高めることが行われて、る。キヤッシュメモリのデータに対してはエラー訂正コード（Error Correcting Code)を付加してデータの保護を図っている。

[0003] 特許文献 1には、チェックビット生成の対象となるデータ幅より小さいデータをメモリに書き込む場合に、それらのデータをマルチプレクサで組み合わせて 1つのデータにし、 ECC生成ユニットでそのデータ力もチェックビットを生成してメモリに書き込みを行うことが記載されている。これにより、パーシャルライト時のリードモディファイライト動作のアクセス時間を短縮できるという効果が得られる。

[0004] また、特許文献 2には、ダブル'ワード境界を越える部分書き込みを行う場合に、該当するアドレスがキャッシュに無いときには、チャネルからのデータはスワップバッファに記憶され、部分書き込みに関連したダブル'ワードとスワップバッファのチャネルからのデータとマージされてメインメモリに書き込まれることが記載されて、る。

[0005] 図 16は、データ RAMと ECCRAMとを有するメモリシステムにおける、従来のエラ一訂正コード生成方法の説明図である。

命令処理装置（図示せず)からストア命令が出力されると、ストア対象のデータがデータ RAM (キャッシュメモリ） 13に存在するか否かを確認し、ストア対象のデータが存在する場合には、ストア対象のデータを含む 8バイトのデータを読み出してエラーのチェックを行う。このとき、ストア命令に対応するストアデータはストアバッファ STB11 に書き込まれる。

[0006] その後、命令処理装置からストア許可が発行されると、ストアバッファ STB 11のデータがライトバッファ WB12に書き込まれ、さらにそのデータがデータ RAM13に書き込まれる。この書き込みと同時にデータ RAM13から 8バイトのデータを読み出し、 8 バイトのデータの中のストア対象領域外のデータからエラー訂正コード ECC1を生成する。さらに、 8バイトのデータの中のストア対象領域のデータ力もエラー訂正コード E CC2を生成する。この 2つの ECCをマージしてストア更新後のデータに対するエラー訂正コード ECCを生成し、生成したエラー訂正コードを ECCRAM 14に格納する。

[0007] 上記の従来のエラー訂正コード生成方法は、以下のような問題点を有している。

ストア命令を受けてキャッシュメモリを検索したときのエラーチェックではエラーが検出されず、キャッシュメモリへのデータの書き込み後に読み出したデータのエラーチエックでエラーが検出されたときには、書き込み後のデータに対するエラー訂正コードを正しく生成することができない。このとき ECCRAM14に保存されているのはストァ命令の実行前のデータから生成したエラー訂正コードであり、ストア命令の実行前のデータはこの時点では失われているので、エラーが検出されたとしてもデータの 1 ビットエラーを訂正することができな、と、う問題点があった。

[0008] 上記のエラーは、例えば、 SRAM (Static Random Access Memory)に対して書き込みと読み出しを行う場合に、書き込み直後に読み出しを行った場合、読み出し直前のデータがビット線に残留して次のサイクルの読み出しのマージンを低下させること力つの原因と考えられる。設計上は、書き込み後にデータが残留しないようにビット線をプリチャージトランジスタを用いて規定時間内で電源電圧 VDDまで充電させる構造となっている。具体的に説明すると、書き込み時は、メモリセルに接続されるビット線対を書き込みデータに応じて片側をローレベルにしてメモリセルに書き込みを行う。書き込みが終了したなら、次サイクルの読み出し開始時までにビット線対を電源電圧 VDDにショートすることで書き込みデータを一掃している。

[0009] し力しながら、 SRAMを設計値以上の動作サイクルで動作させたとき、あるいはトランジスタの製造バラツキによりプリチャージトランジスタの特性が悪いためにビット線対を電源電圧 VDDまでプリチャージできな、と、次サイクルの読み出し時にエラーが発生する。

特許文献 1：特開平 10— 232789号公報特許文献 2：特公小 58— 21353号公報

発明の開示

[0010] 本発明の課題は、キャッシュメモリのデータのエラーを正確に訂正できるようにすることである。

本発明のメモリ管理装置は、ストア命令のストアデータを格納するバッファと、キヤッシュメモリを検索して前記ストア命令のストア対象のデータがキャッシュメモリに存在するか否かを判定する判定回路と、前記判定回路により前記キャッシュメモリに前記ストァ対象となるデータが存在すると判定された場合には、前記キャッシュメモリの検索時に前記キャッシュメモリから読み出したストア対象領域外のデータに基づいて第 1 のエラー訂正コードを生成し、生成した前記第 1のエラー訂正コードを前記バッファに格納する第 1のエラー訂正コード生成回路と、前記バッファの前記ストアデータのストァ対象領域のデータに基づいて第 2のエラー訂正コードを生成する第 2のエラー訂正コード生成回路と、前記第 1のエラー訂正コードと前記第 2のエラー訂正コードとをマージして前記ストアデータのエラー訂正コードを生成するマージ回路と備える。

[0011] この発明によれば、キャッシュメモリにデータを書き込んだ後にエラーが検出された場合でも、キャッシュメモリの検索時にキャッシュメモリから読み出したストア対象領域外のデータから生成した第 1のエラー訂正コードと、ストアデータのストア対象領域のデータ力生成した第 2のエラー訂正コードとから生成したエラー訂正コードを用いてデータのエラーを正確に訂正することができる。

[0012] 本発明のメモリ管理装置において、前記第 1のエラー訂正コード生成回路は、先行するストア命令のストアアドレスが現在のストア命令のストアアドレスと一致するか否か、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致するか否かを判定し、同一のストアアドレスを有する先行するストア命令が存在し、かつ現在のストァ命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記第 1のエラ一訂正コードが適正力否かを示す ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて記憶する。

[0013] このように構成することで、 ECC有効情報が有効か、無効かを判定することで、第 1 のエラー訂正コードが適正力否かを判定できる。本発明のメモリ管理装置において、前記バッファは複数のバッファからなり、前記複数のバッファに同一のストアアドレスが存在するか否力、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致するか否かを判定し、前記複数のバッファに同一のストアアドレスが存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記 ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて該当するバッファの前記ストアアドレスに格納する。

[0014] このように構成することで複数のバッファに同一のストアアドレスが存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、先行するストア命令が完了してから、第 1のエラー訂正コードを生成し、その第 1のエラー訂正コードと、ストアデータのストア対象領域のデータから生成する第 2のエラー訂正コードを用いて適正なエラー訂正コードを生成することができる。

[0015] 本発明のメモリ管理装置において、前記マージ回路は、前記バッファの前記 ECC 有効情報が有効か、無効かを判定し、前記 ECC有効情報が有効に設定されているときには、前記第 1のエラー訂正コードと前記第 2のエラー訂正コードをマージして前記ストアデータのエラー訂正コードを生成する。

[0016] このように構成することで ECC有効情報が有効で適正な第 1のエラー訂正コードが生成されている場合に、その第 1のエラー訂正コードとストアデータから生成する第 2 のエラー訂正コードをマージして正しいエラー訂正コードを生成することができる。

[0017] 本発明のメモリ管理装置において、前記バッファの前記 ECC有効情報が無効に設定された状態で、先行するストア命令が完了したときには、前記バッファの該当するストァアドレスの前記 ECC有効情報を有効に書き替える。

[0018] このように構成することで、同一のストアアドレスに対してデータの書き込みを行う先行するストア命令が存在する場合でも、そのストア命令が完了したときに処理の待ち時間を生じることなぐ後続のストア命令のストアデータをキャッシュメモリに書き込むことができる。

図面の簡単な説明

[0019] [図 1]メモリ管理装置の基本構成を示す図である。 [図 2]実施の形態のエラー訂正コード生成方法の説明図である。

[図 3]ストアバッファとライトバッファのデータ構成を示す図である。

[図 4]IU— REQ時の動作フローチャートである。

[図 5]IU— REQ時の動作説明図である。

[図 6]IU—REQ時の動作を示すタイムチャートである。

[図 7]ECC—VALの設定回路のブロック図である。

[図 8]WB— GO時の動作説明図である。

[図 9]ST1— REQ時の動作フローチャートである。

[図 10]ST1—REQ時の動作説明図である。

[図 11]ST1— REQ時の動作を示すタイムチャートである。

[図 12]ST2— REQ時の動作フローチャートである。

[図 13] ST2 REQ時の動作説明図である。

[図 14]ST2— REQ時の動作を示すフローチャートである。

[図 15]ECC生成回路のブロック図である。

[図 16]従来のエラー訂正コード生成方法の説明図である。

発明を実施するための最良の形態

[0020] 以下、本発明の実施の形態を図面を参照して説明する。図 1は、本発明の一実施形態に係るエラー訂正コード生成方法に従って動作するメモリ管理装置の基本構成を示す図である。

[0021] 図 1において、メモリ管理装置は、判定回路 1と第 1のエラー訂正コード生成回路 2 と第 2のエラー訂正コード生成回路 3とマージ回路 4とバッファ 5とを有する。

ストア命令のストアデータはバッファ 5に格納される。判定回路 1は、キャッシュメモリ 6を検索してストア命令のストア対象のデータがキャッシュメモリ 6に存在するか否かを判定する。

[0022] 第 1のエラー訂正回路 2は、判定回路 1によりキャッシュメモリ 6にストア対象となるデータが存在すると判定された場合には、キャッシュメモリ 6の検索時にキャッシュメモリ 6から読み出したストア対象領域外のデータに基づいて第 1のエラー訂正コードを生成する。 [0023] 第 2のエラー訂正コード生成回路 3は、バッファ 5のストアデータのストア対象領域のデータに基づいて第 2のエラー訂正コードを生成する。

マージ回路 4は、第 1のエラー訂正コードと第 2のエラー訂正コードとをマージしてストァデータのエラー訂正コードを生成し ECCメモリ 7に書き込む。

[0024] 上記のメモリ管理装置によれば、キャッシュメモリ 6の検索時に読み出したストア対象領域外のデータから生成した第 1のエラー訂正コードと、キャッシュメモリに書き込むストアデータ力生成した第 2のエラー訂正コードをマージしてエラー訂正コードを生成しているので、キャッシュメモリにデータを書き込んだ後にエラーが検出された場合でも、データのエラー（例えば、 1ビットのエラー）を正確に訂正することができる。

[0025] 従って、従来は、キャッシュメモリ 6からのデータの読み出しは、検索時と、ストア許可後に第 1のエラー訂正コードを生成する場合との 2回であつたが、本実施の形態では、キャッシュメモリ 6からのデータの読み出しは、検索時のデータチェックと第 1のェラー訂正コードの生成のための 1回で良い。

[0026] 次に、図 2は、実施の形態のエラー訂正コード生成方法の説明図である。この実施の形態は、キャッシュメモリを有し、パイプライン方式で命令を実行する CPUに関するものである。

[0027] 命令処理装置 22からストア命令が出力され、演算器 23からストアデータが出力されと、記憶処理装置 24はストア命令に含まれるストア情報に基づ、てストアバイトマーク STBMを作成し、ストアアドレスと共にストアバッファ 25に格納する。ストアバイトマーク STBMとは、所定幅のデータ（実施の形態では 8バイトのデータ）のどのバイトをストアするかを示すデータでありバイト単位に作成される。

[0028] ストア命令のストア情報には、ストアアドレス、ストアデータ幅、データを左詰に格納するか、右詰で格納するかを指定するァライン情報などが含まれる。

記憶処理装置 24は、ストア対象のキャッシュラインがデータ RAM (キャッシュメモリ） 27に存在するか否かを判定する。さらに、先行するストア命令のストアアドレスと現在のストア命令のストアドレスが一致するか否力、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致する力否かを判定する。同一のストアアドレスの先行するストア命令が存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、先行するストア命令が完了しないとストア対象外のデータ力も生成する nt— ECCが確定しな!、ので、そのストア命令をストア 'ストア'インター口ック SSIの対象とする。ストア 'ストア'インターロックの対象と判断されたストア命令は、先行するストア命令のストアが完了した後、ストア 'ストア'インターロックが解除される

[0029] 記憶処理装置 24は、データ RAM27の検索時にデータ RAM27の該当するァドレスカも読み出したストア対象領域外のデータ力エラー訂正コード nt—ECC (第 1のエラー訂正コードに対応する）を算出して、演算器 23から出力されるストアデータと共にストアバッファ 25に書き込む。このとき、現在のストア命令がストア ·ストア'インターロックの対象であるときには、先行するストア命令が完了しないと正しい nt—ECCが得られないので ECC有効情報 ECC— VALを無効 (例えば、「0」）に設定し、それ以外のときは ECC有効情報 ECC— VALを有効 (例えば、「1」）に設定する。

[0030] 図 3 (A)、 (B)は、ストアバッファ 25とライトバッファ 26のデータ構成を示す図である図 3 (A)に示すように、ストアバッファ 25の各アドレスには、 8バイトのデータと、その 8バイトのデータのエラー訂正コードである 1バイトの nt— ECCと、 8バイトのデータのどのバイトのデータをストアするかを示すストアバイトマーク STMBと、ストアアドレス A DRSと、キャッシュヒットしたか否かを示す LIDと、 ECC有効情報 ECC— VALとが対応づけて記憶されている。 LIDには、キャッシュヒットしたとき「1」が設定され、キヤッシュミスのとき「0」が設定される。 ECC有効情報 ECC— VALは、ストアバッファ 25に適正な nt—ECCが格納されているか否かを示す情報である。同一ストアアドレスに対する先行するストア命令が存在し、かつストアデータのデータ幅が 8バイト未満のときには、先行するストア命令が完了しな、と正、nt—ECCを生成することができなヽので、その場合には ECC有効情報 ECC—VALを無効（「0」）に設定し、それ以外のときは有効（「1」）に設定する。

[0031] 図 8 (B)に示すように、ライトバッファ 26のアドレスは、偶数（EVEN)アドレスと奇数（ ODD)アドレスに分けられており、それぞれ 8バイトのデータと、 1バイトの nt—ECCと、ストアバイトマーク STBMと、ストアアドレス ADRSと、 LIDと、 ECC有効†青報 ECC VALとが記憶される。

[0032] 図 2に戻り、記憶処理装置 24は、命令処理装置 22からストア許可を受け取ると、ストァバッファ 25のデータをライトバッファタ 26に書き込む。そして、ライトバッファ 26の ECC有効情報が有効（「1」）で、かつ LID力 S「l」のとき、対応するストアデータをライトノッファ 26から読み出し、読み出したストアデータに基づいてストア対象領域のデータのエラー訂正コード t— ECC (第 2のエラー訂正コードに対応する）を生成する。そして、生成した t— ECCとライトバッファ 26に格納されている nt— ECCをマージしてマージ結果を ECCRAM28に書き込む。

[0033] 次に、実施の形態のエラー訂正コード生成方法ついてより詳細に説明する。以下の説明では、記憶処理装置 24がエラー訂正コードを生成して ECCRAM28に書き込むまでの動作を、 IU-REQ (Instruction Unit- Request)と、 WB— GO (Write Buff er— GO)と、 ST1—REQ (Store 1— Request)と、 ST2—REQ (Store 2— Request)の 4つに分けて説明する。

[0034] 最初に、 IU— REQ時の記憶処理装置 24の動作を図 4の動作フローチャートを参照して説明する。

IU— REQ時の処理動作とは、記憶処理装置 24が命令処理装置 22からストア命令を受け取り、 nt— ECC、 LID、 ECC有効情報等を生成してストアバッファ 25に格納するときの動作である。

[0035] 記憶処理装置 24は、命令処理装置 22からストア命令を受け取ると、ストア対象データがデータ RAM27に存在するか否か、つまりキャッシュヒットしたか否かを判定する（図 4, Sl l)。

[0036] キャッシュヒットした場合には（SI 1, YES)、ストア命令のストア情報力ストアバイトマーク STBMを作成し、キャッシュヒットしたか否かを示す LIDに「1」を設定し（S12) 、それらのデータをストアバッファ 25に格納する（S 13)。

[0037] キャッシュヒットしなかった場合には（Sl l, NO)、ステップ S14に進み、 LIDに「0」を設定した後、上記のステップ 13に進み、 LIDを =0をストアバッファ 25に格納する。この場合、キャッシュミスであるので CPUにストア命令で指定されたデータをメインメモリから読み出すように指示する。 [0038] 次に、ストア命令のストアデータがストア 'ストア'インターロック SSIの対象か否かを判定する（S 15)。

上記のステップ S 15の処理では、先行するストア命令のストアアドレスと現在のストァ命令のストアアドレスを比較してストアアドレスが同一か否かを判定する。ストアアドレスが同一の場合、つまり複数のストアバッファ 25とライトバッファ 26に同一のストアァドレスが存在する場合には、現在のストア命令のストアデータのデータ幅が所定のデータ幅（実施の形態では、 8バイトのデータ幅）と一致する力否かを判定する。ストアデータのデータ幅が所定のデータ幅と一致するか否かは、例えば、ストアバイトマーク STBMの値により行う。ストアデータのデータ幅が所定のデータ幅未満のときには、そのストア命令をストア 'ストア'インターロックの対象と判断する。それ以外の場合は、ストア 'ストア'インターロックの対象ではな、と判断する。

[0039] ストア命令がストア ·ストア'インターロックの対象と判定されたときには（S15, YES) 、ステップ 16に進み、 ECC有効情報 ECC—VALに「0」を設定して ECC有効情報を無効にした後、次のステップ 17で、設定した ECC有効情報 ECC— VALをストアバッファ 25に格納する。

[0040] ストアデータがストア ·ストア'インターロックの対象ではないと判定されたときには（S 15, NO)、ステップ S18に進み、 ECC有効情報 ECC— VALに「1」を設定する。その後、上記のステップ S17に進み、設定した ECC有効情報 ECC—VALをストアバッファ 25に格納する。

[0041] ステップ S 11でキャッシュヒットと判定された場合には、ステップ S 19において、キヤッシュの検索時に読み出したストア対象外のデータ力エラー訂正コード nt—ECC を生成する。そして、生成した nt—ECCをストアバッファ 25に格納する（S20)。

[0042] 上記のようにして nt— ECCと、 LIDと、 ECC有効情報 ECC— VALをストアデータと対応づけてストアバッファ 25に格納してストアバッファ 25の状態を確定させる（S21)

[0043] ここで。上述した IU— REQ時の動作を図 5の動作説明図と、図 6のタイムチャートを参照して説明する。

記憶処理装置 24は、命令処理装置 22からのストア命令を受け取ると、ストア対象データがデータ RAM27に存在するか否かを判定する。ストア対象データがデータ R AM27に存在する場合、つまりキャッシュヒットした場合には、さら〖こ、先行するストア命令のストアアドレスと現在のストア命令のストアアドレスが一致するか否力ストアデータのデータ幅が所定のデータ幅 (例えば、 8バイト）と一致する力否かを判定する（図 6の（1) )。

[0044] 他のストアバッファ 25とライトバッファ 26に同一のストアアドレスが存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには（例えば、 8 バイトのフルストアでないとき）、そのストア命令はストア 'ストア'インターロック SSIの対象と判定する（図 6の（2)の SSIの検出）。

[0045] キャッシュヒットし、ストア 'ストア'インターロックの対象でない場合には、キャッシュの検索時にデータ RAM27のストアアドレス力も読み出したストア対象領域外のデータ（ストアバイトマークで指定されるデータ以外のデータ）に基づ、てエラー訂正コード nt — ECCを生成し、 ECC有効情報 ECC— VALに「1」を設定し、 LIDに「1」を設定する。そして、ストアバイトマーク STBMと、 nt—ECCと、 LIDと、 ECC有効情報とをストァデータと対応づけてストアバッファ 25に格納する（図 6の（3) )。

[0046] キャッシュミスした場合、あるいはストア命令がストア 'ストア'インターロックの対象の場合には、 LIDを「0」に、あるいは ECC有効情報を「0」に設定し、それらのデータをストアバッファ 25に格納する（図 6の（3) )。

[0047] 図 7は、 ECC有効情報 ECC— VALの設定回路のブロック図である。

アドレスマッチ回路 31は、 IU— REQまたは ST1— REQ時のストアアドレスと先行するストア命令のストアアドレスが一致するか否かを判定する。このアドレスマッチ回路 31は、 IU— REQまたは ST1— REQ時のストアアドレスが先行するストア命令のストァアドレスと一致するとき「1」を、不一致のとき「0」を出力する。

[0048] インバータ 32は、 IU—REQまたは ST1—REQ時のストアデータ幅が 8バイトか否かを示す信号の反転信号を出力する。従って、インバータ 32からは、 IU— REQまたは ST1— REQ時のストアデータ幅が 8バイトのとき「0」力ストアデータのデータ幅が 8バイト未満のとき「1」が出力される。

[0049] ナンドゲート 33は、アドレスマッチ回路 31のストアアドレスの比較結果と、インバータ 32のストアデータのデータ幅が 8バイトか否かを示す信号とに基づいて、ストア'ストァ 'インターロックの対象である力否かを示す信号 (以下、この信号を SSI検出信号と呼ぶ)を出力する。

[0050] すなわち、 IU— REQまたは ST1— REQ時のストアアドレスと先行するストア命令のストアアドレスが一致し、かつ IU— REQまたは ST1— REQ時のストアデータのデータ幅が 8バイト未満のときには、 SSI検出信号を「0」にしてストア ·ストア'インターロックの対象であることを示す。また、 IU— REQまたは ST1— REQ時のストアアドレスと先行するストア命令のストアアドレスが不一致、ある、は IU— REQまたは ST1 -REQ 時のストアデータ幅が 8バイトのときには、 SSI検出信号を「1」にする。

[0051] アンドゲート 34は、 SSI検出信号が「0」のとき、すなわち、ストアデータがストア 'ストァ 'インターロックの対象のときには、 ECC有効情報 ECC— VALを「0」にする。また、 SSI検出信号が「1」のとき、すなわち、ストア 'ストア'インターロックの対象ではないときには、 ECC有効情報 ECC—VALを「1」にして正しい nt—ECCが設定されていることを示す。

[0052] 次に、 WB— GO時の記憶処理装置 24の動作を図 8の動作説明図を参照して説明する。 WB— GOとは、ストアバッファ 25のデータをライトバッファ 26へ書き込むときの動作である。

[0053] 記憶処理装置 24は、命令処理装置 22からストア許可を受け取ると、対象となるストァバッファ 25の処理の優先順位が最も高!、か、空!、て!/、るライトバッファ 26が存在する力否かを判断し、優先順次が最も高ぐ空いているライトバッファ 26が存在する場合には、ストアバッファ 25の対象となるデータと、 nt—ECCと、ストアバイトマーク ST BMと、ストアアドレス ADRSと、 LIDと、 ECC有効情報をライトバッファ 26に書き込む

[0054] 次に、 ST1— REQ時の動作を図 9の動作フローチャートを参照して説明する。 ST1 — REQは、 LIDが「0」でキャッシュミスした場合、あるいは ECC有効情報 ECC— VA が「0」で nt—ECCが確定して!/、な!/、場合の処理動作である。

[0055] ライトバッファ 26の指定されたストアアドレスのデータを読み出しライトバッファ 26の状態を確認する（図 9, S31)。次に、ライトバッファ 26から読み出した LIDが「0」か否力、、 ECC有効情報 ECC— V ALが「0」カゝ否かを判別する（S32)。

[0056] LIDが「0」でキャッシュミスのとき、あるいは ECC有効情報 ECC— VALが「0」のときには（S32, YES)、ステップ S33に進み、 ST1— REQを起動する。

[0057] ST1—REQが起動されると、ステップ S34において、キャッシュヒットしたか否かを判定する。キャッシュヒットした場合には（S34, YES)、ステップ S35に進み、 LIDに「 1」を設定する。次に、「1」を設定した LIDをライトバッファ 26に格納する（S36)。ステップ S34でキャッシュミスと判定された場合には（S34, NO)、ステップ S37に進み、 L IDに「0」を設定し、上記のステップ S36に進み、 LID = 0をライトバッファ 26に格納する。この場合、キャッシュミスであるのでデータをメインメモリから読み出すように命令処理装置 22に通知する。

[0058] 次に、ストア命令がストア ·ストア'インターロック SSIの対象か否かを判定する（S38 ) oこのストア 'ストア'インターロックの対象か否かの判定は、同一のストアアドレスが複数のライトバッファ 26に存在するか否力後続のストア命令のストアデータのデータ幅が所定のデータ幅未満力否かにより行う。

[0059] ストア命令がストア 'ストア'インターロックの対象の場合には（S38, YES)、ステップ S39に進み、 ECC有効情報 ECC— VALに「0」を設定する。そして、設定した ECC 有効情報 ECC— VALを該当するライトバッファ 26に格納する（S39)。

[0060] ステップ S38でストア命令がストア ·ストア'インターロックの対象ではないと判定された場合には（S38, NO)、ステップ S41に進み、 ECC有効情報 ECC— VALに「1」を設定する。

[0061] なお、同一のストアアドレスに対してデータの書き込みを行う先行するストア命令が存在し、後続のストア命令がストア 'ストア'インターロックの対象となって、る場合でも、先行するストア命令が完了すると、後続のストア命令はストア 'ストア'インターロックの対象ではなくなるので、上記のステップ S41において、 ECC有効情報 ECC—VA Lが「1」に変更される。 ECC有効情報 ECC—VALが変更された場合には、後述するステップ S43及び S44〖こおいて、更新後のデータ RAM27のデータのストア対象領域外のデータに基づいて新たな nt— ECCが生成され、生成された nt— ECCがライトバッファ 26に格納される。

[0062] 上述した LID及び ECC有効情報 ECC—VALの設定等によりライトバッファ 26の状態が確定する（S42)。

ステップ S34でキャッシュヒットと判定された場合には、ステップ S43において、キヤッシュの検索時にデータ RAM27のストアアドレス力読み出したストア対象外のデータの nt— ECCを生成する。そして、生成した nt— ECCをライトバッファ 26に格納する（S44)。

[0063] ここで、 ST1— REQ時の記憶処理装置 24の動作を、図 10の動作説明図と図 11のタイムチャートを参照して説明する。

記憶処理装置 24は、図 10に示すように、ライトバッファ 26のストアアドレスの LIDと

ECC有効情報 ECC— VALを読み出し、 LID = 0、または ECC— VAL = 0と判定した場合には ST1— REQの動作を行う。

[0064] キャッシュヒットしているとき〖こは、現在のストア命令のストアアドレスと同一のストアァドレスが他のライトバッファ 26に存在するか否かを判定する（図 11の（1) )。

同一のストアアドレスが他のライトバッファ 26に存在する場合には、さらにストアデ一タのデータ幅が所定のデータ幅力否かを判定する。ストアデータのデータ幅が所定のデータ幅未満であれば、ストア 'ストア'インターロックの対象と判断する（図 11の（2

) )。

[0065] ストア命令がストア 'ストア'インターロックの対象と判断した場合には、ライトバッファ 26の該当するストアアドレスに ECC有効情報 ECC—VALとして「0」を書き込み、データ RAM27の該当するストアアドレスのストア対象領域外のデータから生成した nt —ECCをライトバッファ 26の該当するストアアドレスに書き込む（図 11の（3) )。

[0066] 次に、 ST2— REQ時の記憶処理装置 24の動作を図 12の動作フローチャートを参照して説明する。

最初に、ライトバッファ 26の LID= 1、かつ ECC— VAL = 1か否かを判別する（図 1 2, S51)。

[0067] LID= 1,かつ ECC—VAL= 1のとき（S51, YES)、すなわち、データ RAM (キヤッシュメモリ） 27にストア対象のデータが存在、かつストア命令がストア 'ストア'インタ一ロックの対象でない場合には、ステップ S52に進み、 ST2—REQが起動される。

[0068] ST2— REQが起動されると、ステップ S53において、ライトバッファ 26のストアデ一タをデータ RAM27に格納する。次に、ライトバッファ 26のストアデータに基づいて t ECCを生成する（S54)。

[0069] 次に、生成した t— ECCと、ライトバッファ 26の該当するストアアドレスに格納されて

V、る nt— ECCをマージする（S55)。

最後に、マージして得られるエラー訂正コード ECCを ECCRAM28に格納する（S

56)。

[0070] ここで、 ST2— REQ時の動作を図 13の動作説明図と図 14のタイムチャート並びに図 15の ECC生成回路のブロック図を参照して説明する。

記憶処理装置 24は、図 13に示すように、ライトバッファ 26の指定されたストアァドレスの LIDと ECC有効情報 ECC— VALを読み出し、 LID= 1、力つ ECC— VAL= 1 か否かを判定し、両者を「1」と判定した場合には ST2—REQの動作を行う。

[0071] 先ず、ライトバッファ 26の該当するストアアドレスのデータに基づいてストアデータの t—ECCを生成する（図 14の（1) )。

次に、ライトバッファ 26の該当するストアアドレス力ストア対象領域外のデータのェラー訂正コード _nt ECCを読み出し、その nt— ECCと、ライトバッファ 26のストアデータから生成したストア対象領域のデータのエラー訂正コード t—ECCをマージする (図 14の（2) )。このとき、同時にライトバッファ 26のストアデータをデータ RAM27に書き込む。

[0072] 次に、 t— ECCと nt— ECCをマージしたデータを ECCRAM28に格納する（図 14 の (3) )。

図 15は、 ECC生成回路のブロック図である。図 15において、ライトバッファ 26の 8 バイトのデータと、各バイトのストアバイトマーク STBMの値との論理積を求め、ストア対象領域外のバイトデータを「0」にする。そして、 SEC— DED (Single bit Error Corr ecting- Double bit Error Detecting)方式により、ストア領域のデータのエラー訂正コード t - ECCを生成して排他的論理和回路 EX— OR41に出力する。 EX-OR41の他方の入力端子には、ライトバッファ 26に格納されて、る nt - ECC (SEC - DED方式で生成されている）が入力し、 EX—OR41はそれらのデータの排他的論理和を取り、その結果をストア後のデータの ECCとして ECCRAM28に出力する。

[0073] 上記の ECC生成回路により、ライトバッファ 26に格納されているストアデータのエラ一訂正コード t— ECCと、データ RAM27の検索時に読み出した該当するストアアドレスのストア対象領域外のデータから生成したエラー訂正コード nt— ECCがマージされ、マージ結果のエラー訂正コード ECCが ECCRAM28に書き込まれる。

[0074] 上述した実施の形態は、キャッシュメモリの検索時にデータ RAM (キャッシュメモリ） 27から読み出したストアアドレスのストア対象領域外のデータに基づいてエラー訂正コード nt— ECCを生成し、生成した nt—ECCをストアデータと対応づけてストアバッファ 25に格納する。さらに、ストアバッファ 25のストアデータと nt—ECCをライトバッファ 26に書き込み、ライトバッファ 26のストアデータのストア対象領域のデータに基づいてエラー訂正コード t—ECCを生成する。そして、 nt— ECCと t— ECCをマージしてマージ結果をストアデータのエラー訂正コードとして ECCRAM28に書き込んでいる。

[0075] 上記のように構成することで、データ RAM (キャッシュメモリ） 27にストアデータを書き込んだ後にエラーチェックを行ってエラーが検出された場合でも、キャッシュメモリの検索時にデータ RAM27から読み出したストア対象領域外のデータ力も生成した n t ECCと、データ RAM27に書き込むストアデータから生成した t ECCをマージして得られるエラー訂正コードを用いてエラー訂正を行うことでデータの 1ビットのエラ一を正確に訂正することができる。

[0076] さらに、先行するストア命令のストアアドレスが現在のストア命令のストアアドレスと同一で、現在のストア命令のデータ幅が所定のデータ幅（例えば、 8ビット)未満のときには、 ECC有効情報 ECC— VALを無効 (例えば、「0」）に設定し、その ECC有効情報 ECC— VALを nt—ECCとストアデータと対応づけてストアバッファ 25に格納する。ストアアドレスが不一致またはデータ幅が所定のデータ幅と一致する場合には、 EC C有効情報 ECC— VALを有効 (例えば、「1」）に設定してストアデータと nt—ECCと対応づけてストアバッファ 25に格納する。

[0077] 上記のように構成することで、例えば、同一のストアドレスを有する先行のストア命令が存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満で、現在のストア命令の実行が待たされる場合でも、先行するストア命令が完了した時点で、現在のストア命令に対応する ECC有効情報 ECC— VALを無効（「0」 )から有効（「1」）に書き替えることで、ストア 'ストア'インターロック制御による待ち状態から解放することができる。これにより、ストア 'ストア'インターロック制御を行ったときにストァ命令の実行に不要な待ち時間が発生するのを防止できる。

[0078] 本発明によれば、キャッシュメモリにデータを書き込んだ後にエラーが検出された場合でも、データを書き込む前のストア対象領域外のデータ力生成した第 1のエラー訂正コードと、ストアデータのストア対象領域のデータから生成した第 2のエラー訂正コードから生成したエラー訂正コードを用いてデータのエラーを正確に訂正することができる。

[0079] 本発明は上述した実施の形態に限らず、問えば、以下のように構成しても良い。

(1)本発明は、キャッシュメモリを有する CPU等及びその CPUが実装された情報処理装置に適用できる。また、 SEC— DED方式のエラー訂正コードに限らず、他の方式のエラー訂正コードにも適用できる。実施の形態は、複数のストアバッファ 25と複数のライトバッファ 26の 2種類のバッファを用いる場合について説明した力ストアバッファ 25のみ、または、ライトバッファ 26のみを用いる場合にも本発明は適用できる。

(2)実施の形態では、記憶処理装置 24の動作を IU—REQ、 WB— GO、 STl—RE Q、 ST2— REQの 4つの動作に分けて説明した力この 4種の動作に限定されるものではない。

(3)また、実施の形態では、データ RAM27のストア対象領域以外のデータから生成したエラー訂正コード nt—ECCをストアバッファ 25及びライトバッファ 26に格納するようにした力ストアバッファ 25またはライトバッファ 26以外の別のレジスタに格納するようにしても良い。

Claims

請求の範囲

[1] ストア命令のストアデータをバッファに格納し、

キャッシュメモリを検索して前記ストア命令のストア対象のデータが前記キャッシュメモリに存在するか否かを判定し、

前記キャッシュメモリに前記ストア対象のデータが存在すると判定された場合に、前記キャッシュメモリの検索時に前記キャッシュメモリから読み出したストア対象領域外のデータに基づ!/、て第 1のエラー訂正コードを生成し、生成した前記第 1のエラー訂正コードを保持し、

前記バッファの前記ストアデータのストア対象領域のデータに基づいて第 2のエラ一訂正コードを生成し、

前記第 1のエラー訂正コードと前記第 2のエラー訂正コードとをマージして前記ストァデータのエラー訂正コードを生成するエラー訂正コード生成方法。

[2] 先行するストア命令のストアアドレスが現在のストア命令のストアアドレスと一致するか否力、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致するか否かを判定し、同一のストアアドレスを有する先行するストア命令が存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記第 1 のエラー訂正コードが適正力否かを示す ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて記憶する請求項 1記載のエラー訂正コード生成方法。

[3] 前記バッファは複数のバッファからなり、前記複数のバッファに同一のストアアドレスが存在するか否か、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致する力否かを判定し、前記複数のバッファに同一のストアアドレスが存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記 ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて該当するバッファの前記ストアアドレスに格納する請求項 2記載のエラー訂正コード生成方法。

[4] 前記 ECC有効情報が有効か、無効かを判定し、前記 ECC有効情報が有効に設定されているときには、前記第 1のエラー訂正コードと前記第 2のエラー訂正コードをマージしてストアデータのエラー訂正コードを生成する請求項 2記載のエラー訂正コード生成方法。

[5] 前記バッファの前記 ECC有効情報が無効に設定された状態で、先行するストア命令が完了したときには、前記バッファの該当するストアアドレスの前記 ECC有効情報を有効に書き替える請求項 2記載の請求項 2記載のエラー訂正コード生成方法。

[6] ストア命令により指定されるストアデータを格納するバッファと、

キャッシュメモリを検索して前記ストア命令のストア対象のデータが前記キャッシュメモリに存在する力否かを判定する判定回路と、

前記判定回路により前記キャッシュメモリに前記ストア対象となるデータが存在すると判定された場合には、前記キャッシュメモリの検索時に前記キャッシュメモリから読み出したストア対象領域外のデータに基づ!/、て第 1のエラー訂正コードを生成し前記ノッファに格納する第 1のエラー訂正コード生成回路と、

前記バッファの前記ストアデータのストア対象領域のデータに基づいて第 2のエラ一訂正コードを生成する第 2のエラー訂正コード生成回路と、

前記第 1のエラー訂正コードと前記第 2のエラー訂正コードとをマージして前記ストァデータのエラー訂正コードを生成するマージ回路と備えるメモリ管理装置。

[7] 前記第 1のエラー訂正コード生成回路は、先行するストア命令のストアアドレスが現在のストア命令のストアアドレスと一致するか否力、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致する力否かを判定し、同一のストアアドレスを有する先行するストア命令が存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記第 1のエラー訂正コードが適正か否かを示す ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて記憶させる請求項 6記載のメモリ管理装置。

[8] 前記バッファは複数のバッファからなり、

前記第 1のエラー訂正コード生成回路は、前記複数のノッファに同一のストアァドレスが存在するか否か、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致するか否かを判定し、前記複数のバッファに同一のストアアドレスが存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記 ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて該当するバッファの前記ストアアドレスに格納する請求項 7記載のメモリ管理装置。

[9] 前記マージ回路は、前記 ECC有効情報が有効か、無効かを判定し、前記 ECC有効情報が有効に設定されているときには、前記第 1のエラー訂正コードと前記第 2のエラー訂正コードをマージして前記ストアデータのエラー訂正コードを生成する請求項 7記載のメモリ管理装置。

[10] 前記 ECC有効情報が無効に設定された状態で、先行するストア命令が完了したとき、前記バッファの該当するストアアドレスの前記 ECC有効情報を有効に書き替える請求項 7記載のメモリ管理装置。

[11] ストア命令のストアデータをバッファに格納するステップと、

前記キャッシュメモリに前記ストア対象のデータが存在すると判定された場合に、前記キャッシュメモリの検索時に前記キャッシュメモリから読み出したストア対象領域外のデータに基づ!/、て第 1のエラー訂正コードを生成し、生成した前記第 1のエラー訂正コードを保持するステップと、

前記バッファの前記ストアデータのストア対象領域のデータに基づいて第 2のエラ一訂正コードを生成するステップと、

前記第 1のエラー訂正コードと前記第 2のエラー訂正コードとをマージして前記ストァデータのエラー訂正コードを生成するステップとからなる、コンピュータが実行可能なエラー訂正コード生成プログラム。

[12] 先行するストア命令のストアアドレスが現在のストア命令のストアアドレスと一致するか否力、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致するか否かを判定するステップと、

同一のストアアドレスを有する先行するストア命令が存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記第 1のエラー訂正コードが適正力否かを示す ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて記憶するステップとを有する請求項 11記載のエラー訂正コード生成プログラム。

[13] 前記 ECC有効情報を格納するステップは、複数の前記バッファに同一のストアアドレスが存在するか否か、現在のストア命令のストアデータのデータ幅が所定のデータ幅と一致するか否かを判定し、前記複数のバッファに同一のストアアドレスが存在し、かつ現在のストア命令のストアデータのデータ幅が所定のデータ幅未満のときには、前記 ECC有効情報を無効に設定し、該 ECC有効情報を前記ストアデータと前記第 1のエラー訂正コードと対応づけて該当するバッファの前記ストアアドレスに格納する請求項 12記載のエラー訂正コード生成プログラム。

[14] 前記エラー訂正コードを生成するステップは、前記バッファの前記 ECC有効情報が有効か、無効かを判定し、前記 ECC有効情報が有効に設定されているときには、前記第 1のエラー訂正コードと前記第 2のエラー訂正コードをマージして前記ストアデータのエラー訂正コードを生成する請求項 12記載のエラー訂正コード生成プロダラム。

[15] 前記 ECC有効情報を格納するステップは、前記バッファの前記 ECC有効情報が無効に設定された状態で、先行するストア命令が完了したときには、前記バッファの該当するストアアドレスの前記 ECC有効情報を有効に書き替える請求項 12記載のェラー訂正コード生成プログラム。