KR101133069B1 - 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법 - Google Patents

정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법 Download PDF

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Abstract

본 발명은 전송로의 축퇴(縮退)를 행해도, 데이터 전송의 제조 수율의 저하를 억제하는 것을 과제로 한다.
송신측 멀티플렉서(multiplexer; 103)는, 셀렉터(102d)를 바이패스하여, 특수 패킷을 송신할 수 있는 경로가 접속된다. 수신측의 데이터 전송 장치(200a)에는, 수신기(202a～202d)에 의해 수신된 전송 데이터를, 수신측 제 1 멀티플렉서(204)를 바이패스하여 패킷을 수신할 수 있는 경로가 접속된다. 당해 경로의 도중에는 수신 데이터의 데이터 폭을 변환하는 수신측 제 2 멀티플렉서(206)가 설치된다.
데이터 전송 장치, 축퇴 대응 테이블, AND 게이트, D 래치

Description

정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법{INFORMATION PROCESSING APPARATUS, DATA TRANSFERRING APPARATUS AND DATA TRANSFERRING METHOD}
본 발명은, N비트 폭의 데이터(N은, 양의 정수)를 송신하는 데이터 송신 장치와, 상기 데이터 송신 장치로부터 상기 N비트 폭의 데이터를 수신하는 데이터 수신 장치와, 상기 데이터 송신 장치와 상기 데이터 송신 장치의 사이를 접속하는 N비트 폭의 데이터 버스를 갖는 정보 처리 장치, 상술한 데이터 송신 장치 및 데이터 수신 장치에 상당한 데이터 전송 장치, 및, 정보 처리 장치에서의 데이터 전송 방법에 관한 것이다.
종래부터, 정보 처리 장치의 내부 통신, 및, 정보 처리 장치와 다른 정보 처리 장치 또는 주변 장치의 외부 통신은, 예를 들면 2의 멱승인 2α(α는 양의 정수)의 수의 전송 선로를 갖는 전송로를 사용하여, 2α비트의 데이터 폭의 데이터를 패럴렐(parallel)로 송신하는 패럴렐 통신인 것이 많다.
이러한 패럴렐 통신에서, 어느 전송 선로에서 전송 에러가 발생한 경우에는, 통신의 신뢰성 확보의 관점에서, 적어도, 그 전송 선로를 사용하여 통신을 행하는 것을 중지하지 않으면 안된다.
그래서, 종래 기술에서는, 사용 중의 전송로를 2개의 세그먼트로 등분할하여, 전송 에러가 발생한 전송 선로를 포함하는 세그먼트의 사용을 정지하고, 데이터 폭을 1/2로 해서, 정지되어 있지 않은 다른 쪽 세그먼트를 이용하여 데이터 전송을 계속해서 행함으로써, 어느 전송 선로에서 전송 에러가 발생해도, 통신의 신뢰성을 유지하면서, 전송로의 계속적 사용을 가능하게 하고 있었다.
[특허 문헌 1] 일본국 특허공개 평5-250317호 공보
그러나, 상기 종래 기술에서는, 사용 중의 전송로의 전송 선로에, 전송 에러가 발생할 때마다, 에러가 발생하지 않은 세그먼트까지도 포함하여, 전송로의 데이터 폭이, 1/2로 과잉으로 축퇴되어 버리게 된다.
그리고, 전송로의 전송 속도가, 전송 선로에서 전송 에러가 발생할 때마다, 1/2로 더 저하하게 된다. 전송 속도의 저하는, 정보 처리 장치의 제조 수율의 저하로 이어지고, 전송 데이터의 체류나, 최우선으로 전송되어야 할 데이터의 전송 지연을 초래하게 되어 있었다.
본 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법은, 상기 문제점(과제)을 해소하는 것으로, 전송 에러가 발생한 경우에 전송로의 축퇴를 행해도, 데이터 전송 및 정보 처리 장치의 제조 수율의 저하를 억제하고, 전송 데이터의 체류나, 최우선으로 전송되어야 할 데이터의 전송 지연을 억제하는 것을 목적으로 한다.
상술한 문제를 해결하고, 목적을 달성하기 위해서, 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법의 한 관점에서, 송신측의 데이터 전송 장치로부터 수신측의 데이터 전송 장치에, 에러 체크 데이터가 부여된 전송 데이터가 송신되고, 수신측의 데이터 전송 장치에서, 데이터 전송 에러가 검출된 경우에, 전송 에러가 검출된 전송 선로(신호선)를 포함하는 전송로의 세그먼트를 축퇴 제어하여 사 용 불가로 하면서, 사용 불가로 된 세그먼트 중, 사용 가능한 세그먼트를 이용하여, 전송 데이터를 송신하는 것을 요건으로 한다.
개시의 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법에 의하면, 전송 에러가 발생한 경우에 전송로의 축퇴를 행해도, 정보 처리 장치의 제조 수율의 저하를 억제하고, 전송 데이터의 체류나, 최우선으로 전송되어야 할 데이터의 전송 지연을 억제하는 것이 가능하게 된다는 효과를 이룬다.
이하에 첨부 도면을 참조하여, 본 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법의 실시예의 일례를 상세하게 설명한다. 또한, 이하에 나타내는 실시예의 일례에서는, 데이터 전송 장치는, 정보 처리 장치 내에서, 대향하는 회로와 패럴렐(parallel) 통신을 행하는 회로로 한다.
그러나, 이것에 한정되지 않고, 에러 체크 데이터를 부여한 데이터를 패럴렐 통신으로, 대향하는 통신 장치에 전송하고, 대향하는 통신 장치에서 데이터 통신 에러가 검출된 경우에, 통신 에러가 발생한 전송 선로를 포함하는 전송로의 세그먼트를 축퇴하는 데이터 통신을 행하는 통신 장치이면, 개시의 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법은, 어느 통신 장치에도 적용 가능하다.
또한, 이하에서는, 「전송 데이터」는, 적어도 1패킷을 포함한다고 한다.
실시예의 일례의 설명에 앞서, 실시예의 일례에 관한 데이터 전송 장치의 전제가 되는, 종래의 데이터 전송 장치의 구성에 관하여 설명한다. 도 1은, 종래의 데이터 전송 장치의 구성을 나타낸 블록도이다. 데이터 전송 장치(100)는, 일반적으로는, 통신 인터페이스로서, 예를 들면 24=16비트의 데이터 폭의 세그먼트를 4개 갖는다.
그리고, 데이터 전송 장치(100)는, 4개의 세그먼트를 갖기 때문에, 통신 인터페이스를 통하여, 최대, 16×4=64비트의 데이터 폭의 데이터를 송수신하는 것이 가능하다.
단, 실시예의 일례에서는, 설명의 간략화를 위해, 세그먼트의 데이터 폭은 1비트로 하고, 전송로는, 4개의 세그먼트를 갖는다고 하는 점에서, 전송로의 데이터 폭은, 4비트이다.
또한, 동 도면에서는, 설명의 간략화를 위해, 대향하는 데이터 전송 장치를, 송신측의 데이터 전송 장치(100) 및 수신측의 데이터 전송 장치(200)로 하고 있다. 그리고, 송신측의 데이터 전송 장치(100)에 대해서는, 송신 기능만을 도시하고, 수신측의 데이터 전송 장치(200)에 대해서는, 수신 기능만을 도시하고 있다.
또한, 도 1에서는, 『1』로 기재되는 선로는, 1비트 폭의 전송로이며, 『4』로 기재되는 선로는, 1비트 폭의 전송로가 4개 묶인 4비트의 전송로인 것을 나타낸다. 이하, 도 8, 도 16에서도, 동일하다.
송신측의 데이터 전송 장치(100)는, 장치 전체의 제어를 행하는 관리부(101)와, 전송 데이터의 우선 순위를 따라서, 송신 순서를 조정하는 데이터 조정부(102)와, 후술하는 데이터 축퇴 통지 신호를 따라서 전송 데이터의 데이터 폭(페럴렐 송 신하는 송신 데이터의 비트 수)을 조정하는 송신측 멀티플렉서(103)를 갖는다.
송신측 멀티플렉서(103)는, 전송로의 상황(예를 들면, 전송로의 축퇴 상황 등)에 따른 전송로의 버스 폭(축퇴에 의해, 버스 폭이, 1/2이 되는 것 등)에 따라 조정하는 동시에, 축퇴되어 있지 않은 전송 선로를, 전송 데이터를 송신하는 전송로로서 선택한다.
또한, 송신측 멀티플렉서(103)에는, 데이터 전송 전에, 전송 데이터에 에러 체크 데이터를 부여하는, 4개의 세그먼트에 각각 대응하는 에러 체크 데이터 생성기(104a～104d)가 접속되어 있다. 여기서의, 에러 체크 코드는, 오류 검출만의 CRC(Cyclic Redundancy check) 데이터, 패리티(parity) 체크 데이터 등이다. 그러나, 오류 검출과 함께 오류 정정을 행하는 ECC(Error Correcting Code), 예를 들면 해밍 코드(Hamming code) 등이라도 좋다.
에러 체크 데이터 생성기(104a～104d)에 의해 에러 체크 데이터가 부여된 각 전송 데이터는, 각각, 송신기(105a～105d)에 의해, 대향하는 데이터 전송 장치(200)에 송신된다.
관리부(101)는, 패킷 순위 조정부(101a)와, 초기화 회로(101b)와, 불휘발 메모리인 축퇴 대응 레지스터(101c)와, 타이밍 생성 회로(101d)를 갖는다. 패킷 순위 조정부(101a)는, 전송 데이터로서 데이터 전송 장치(100)에 입력된 데이터의 패킷 종별을 판정하여, 데이터 조정부(102)에 대해서, 판정된 우선 순위를 따라서, 전송 데이터를 선택하여, 송신측 멀티플렉서(103)에 출력하도록 제어한다.
초기화 회로(101b)는, 송신기(105a～105d)에 의해, 데이터 전송 장치(200)의 초기화 회로(201b)에 의한, 에러가 발생한 세그먼트의 전압 조작을 검지함으로써, 에러가 발생한 전송 선로를 포함하는 세그먼트를 인식한다.
송신기(105a～105d)는, 세그먼트의 전압 변화를 검지했으면, 축퇴해야 할 세그먼트를 특정 가능한 에러 통지 신호(이하, 『drop』으로 약기함)를, 초기화 회로(101b)에 출력한다.
초기화 회로(101b)는, 축퇴 대응 레지스터(101c)에 저장되는, 후술의 축퇴 대응 테이블(101c-1)(도 2 참조)에, 전송 에러가 발생한 전송로의 세그먼트를 기록한다.
또한, drop은, 축퇴 대응 테이블(101c-1)에 망라되어 있는 전송로의 축퇴 패턴의 식별 정보를 포함한다. 이 식별 정보를 바탕으로, 축퇴 대응 테이블(101c-1)을 참조함으로써, 전송 에러가 발생한 세그먼트 및 축퇴되는 세그먼트가 특정되게 된다.
초기화 회로(101b)는, drop의 식별 정보를 바탕으로, 축퇴 대응 테이블(101c-1)을 참조해서 특정된 축퇴되는 세그먼트의 축퇴 제어에 따라, 타이밍 생성 회로(101d)에 대해서, 데이터 조정부(102)에 EN 신호(이하, 『EN』이라고 약기함)를 출력하도록 지시한다. EN은, 데이터 조정부(102)가 송신측 멀티플렉서(103)에 패킷을 출력하는 것을 허가하는 신호이다.
또한, 초기화 회로(101b)는, drop의 식별 정보를 바탕으로, 축퇴 대응 테이블(101c-1)을 참조해서 특정된 축퇴되는 세그먼트를 축퇴 제어하도록, 타이밍 생성 회로(10d)에 대해서, 송신측 멀티플렉서(103)에 타이밍 및 width 신호를 출력하도 록 지시한다.
또한, 초기화 회로(101b)는, 축퇴된 세그먼트에 대해서, 초기화 처리를 행한다. 이 초기화 처리가 성공했으면, 당해 세그먼트의 축퇴는 해제되게 된다.
데이터 조정부(102)는, 입력된 패킷의 종별에 따라 저장하는 버퍼(일반 패킷용 버퍼(102a), 우선 패킷용 버퍼(102b), 특수 패킷용 버퍼(102c))와, 패킷 순위 조정부(101a)의 우선 제어에 의해, 일반 패킷용 버퍼(102a), 우선 패킷용 버퍼(102b), 특수 패킷용 버퍼(102c)로부터, 가장 우선 순위가 높은 패킷을 선택하여, 송신측 멀티플렉서(103)에 출력하는 셀렉터(102d)를 갖는다.
수신측의 데이터 전송 장치(200)는, 장치 전체의 제어를 행하는 관리부(201)와, 데이터 전송 장치(100)의 송신기(105a～105d)로부터 송신되어 온 전송 데이터를 각각 수신하는 수신기(202a～202d)를 갖는다.
또한, 데이터 전송 장치(200)는, 수신기(202a～202d)에 의해 수신된 전송 데이터에 부여되어 있는 에러 체크 데이터에 의거하여, 수신한 전송 데이터의 오류 검출을 각각 행하는 에러 검출기(203a～203d)를 갖는다.
또한, 데이터 전송 장치(200)는, 에러 검출기(203a～203d)로부터 출력된 전송 데이터의 데이터 폭을 조정해서 버퍼(205)에 출력하는 수신측 제 1 멀티플렉서(204)와, 수신측 제 1 멀티플렉서(204)에 의해 입력된 전송 데이터를, 모든 패킷이 갖추어질 때까지 일시 축적하여, 출력 타이밍을 취하는 버퍼(205)를 갖는다.
관리부(201)는, 초기화 회로(201b)와, 축퇴 대응 레지스터(201c)와, 타이밍 생성 회로(201d)를 갖는다.
초기화 회로(201b)는, 에러 검출기(203a～203d)로부터의 drop에 의거하여, 축퇴 대응 레지스터(201c)에 저장되는, 후술의 축퇴 대응 테이블(201c-1)(도 2 참조)에, 전송 에러가 발생한 전송로의 세그먼트를 기록한다.
또한, 초기화 회로(201b)는, drop의 식별 정보를 바탕으로, 축퇴 대응 테이블(201c-1)을 참조해서 특정된 축퇴되는 세그먼트를, 축퇴 대응 레지스터(201c)에 기록한다.
또한, 초기화 회로(201b)는, drop의 식별 정보를 바탕으로, 축퇴 대응 테이블(201c)을 참조해서 특정된 축퇴되는 세그먼트를 축퇴 제어하도록, 타이밍 생성 회로(201d)에 대해서, 수신측 멀티플렉서(204)에 타이밍 및 width 신호를 출력하도록 지시한다.
또한, 초기화 회로(201b)는, drop의 식별 정보를 바탕으로, 축퇴 대응 테이블(201c-1)을 참조해서 특정된 축퇴되는 세그먼트의 축퇴 제어에 따라, 타이밍 생성 회로(201d)에 대해서, 버퍼(205)에 Valid 신호(이하, 『Valid』라고 약기함)를 출력하도록 지시한다. Valid는, 버퍼(204)가 수신측 제 1 멀티플렉서(204)로부터의 복수의 입력 패킷의 데이터 폭 축퇴 해제의 타이밍을 취하는 신호이다.
다음에, 데이터 전송 장치의 축퇴 대응 테이블에 관하여 설명한다. 도 2는, 축퇴 대응 테이블의 일례를 나타낸 도면이다. 축퇴 대응 테이블(101c-1)은, 축퇴 제어의 패턴을 망라하고 있다. 동 도면에 나타낸 바와 같이, 축퇴 대응 테이블은, 「drop 신호」, 「폭」, 「폭 설정 신호」 「사용 세그먼트」, 「에러 발생 세그먼트」, 「전송로 상황 플래그」의 칼럼을 갖는다.
「drop 신호」는, drop 신호의 값이며, 전송로의 축퇴 상황을 식별하는 식별 정보이다. 예를 들면 「drop 신호」가 『1』인 경우에는, 「폭」이 『1/2 축퇴』, 「폭 설정 신호」가 『B』, 「사용 세그먼트」가 『a, b』, 「에러 발생 세그먼트」가 『c』인 것을 나타낸다.
「폭」은, 전송로의 축퇴 폭을 나타낸다. 본 제 1 실시예의 일례에서는, 에러 없는 상태의 전송로의 데이터 폭으로부터 1/2 축퇴, 다시 1/2 축퇴한 1/4 축퇴가 있다. 「폭」에는, 『축퇴 없음』, 『1/2 축퇴』 또는 『1/4 축퇴』중 어느 한 값이 저장되어, 전송로의 데이터 폭의 상황을 나타낸다.
「폭 설정 신호」는, 전송로의 축퇴 후에도 계속해서 사용 가능한 세그먼트에 따라 부여되는 식별 정보이다. 예를 들면 「폭 설정 신호」가 『B』인 경우에는, 「사용 세그먼트」가 『a, b』이다.
「사용 세그먼트」는, 에러 발생에 의해 전송로의 축퇴 제어가 행해진 후에도, 계속해서 사용 가능하게 되는 세그먼트를 나타낸다.「에러 발생 세그먼트」는, 전송 에러 발생이 검출된 세그먼트를 나타낸다.
또한, 「전송로 상황 플래그」는, 수신측의 데이터 전송 장치(200)로부터의 EN에 의거해서 행해지는 축퇴 제어의 상황을 나타내는 플래그이다. 「전송로 상황 플래그」가 『1(온)』인 것은, 축퇴 대응 테이블에서 항상 1엔트리뿐이다. 「전송로 상황 플래그」에 의해, 에러 발생 세그먼트를 기록하는 것이 가능하게 된다.
그리고, 「전송로 상황 플래그」에 의해, 전송로의 축퇴 제어의 상황이 특정 가능하게 된다. 전송 에러가 검출되지 않고, 전송로의 축퇴 제어가 행해지고 있지 않은 상황에서는, 「drop 신호」가 『-』의 엔트리의 「전송로 상황 플래그」가 『1』로 되어 있다. 또한, 수신측의 데이터 전송 장치(200)의 축퇴 대응 레지스터(201c)에도, 동일한 축퇴 대응 테이블(201c-1)이 저장되어 있다.
다음에, 데이터 전송로의 세그먼트에 관하여 설명한다. 도 3은, 데이터 전송로의 세그먼트를 설명하기 위한 설명도이다. 세그먼트는, 인접하는 전송 선로를, (전송 선로의 총 수)/4개씩으로 조합시킨 것이다. 또한, 도 1에서는, 세그먼트 내의 구성을 1개로 한 것을 기재하고 있다.
도 3에 나타낸 바와 같이, 송신기(105)(송신기 105a～105d)로부터 수신기(202)(수신기 202a～202d)에의 전송로는, 『a』, 『b』, 『c』, 『d』의 4개의 세그먼트를 갖는다.
세그먼트 『a』는, 송신기(105a)로부터 수신기(202a)로의 전송로이며, 세그먼트 『b』는, 송신기(105b)로부터 수신기(202b)로의 전송로이며, 세그먼트 『c』는, 송신기(105c)로부터 수신기(202c)로의 전송로이며, 세그먼트 『d』는, 송신기(105d)로부터 수신기(202d)로의 전송로이다.
데이터 전송로의 축퇴 제어는, 세그먼트 『a』 및 『b』, 세그먼트 『c』 및 『d』를 1세트로서 행해진다. 예를 들면, 『1/2 축퇴』는, 세그먼트 『a』, 『b』, 『c』, 『d』 중, 1개의 전송로에 전송 에러가 발생했기 때문에, 에러가 발생한 전송 선로를 포함하는 세그먼트 세트의 모든 세그먼트를 사용 불가로 하고, 다른 쪽 세그먼트의 세트를 축퇴 제어 후의 데이터 전송로로서 사용하게 된다.
다음에, 데이터 전송 폭과, 전송 데이터의 관계에 관하여 설명한다. 도 4 는, 데이터 전송 폭과, 전송 데이터의 관계를 나타낸 도면이다. 동 도면에 나타낸 바와 같이, 4x개의 송신기 및 4x개의 수신기를 대향시켜서 구성된 데이터 전송 장치(100) 및 데이터 전송 장치(200)는, 4x비트 폭의 전송 선로를 가지며, (4x×y)비트의 정보를 전송하는 것이 가능하다.
다음에, 종래의 데이터 전송 장치에서의 데이터 전송 에러 발생시의 데이터 전송로의 축퇴 범위에 관하여 설명한다. 도 5는, 종래의 데이터 전송 장치에서의 데이터 전송 에러 발생시의 데이터 전송로의 축퇴 범위를 설명하기 위한 설명도이다.
도 5에 나타낸 바와 같이, 전송 에러가 검출된 전송 선로는 축퇴의 대상이 되고, 그 전송 선로를 포함하는 세그먼트 단위로 축퇴의 범위가 결정된다. 송신기(105)는, 전송로를 사용하여, 수신측의 에러 검출기(203a～203d)에 대해서, 에러 검출 가능한 에러 체크 데이터를, 전송 데이터에 부여하여 송신한다.
여기서, 전송로에 장해가 있어, 수신측의 에러 검출기(203a～203d)가 전송 에러를 검출한 경우에는, drop으로 축퇴 대응 레지스터(201c)의 축퇴 대응 테이블(201c-1)에 축퇴 정보를 세트하고, 데이터 전송 장치(100) 및 데이터 전송 장치(200)의 리셋을 행한다.
초기화시에, 수신측의 데이터 전송 장치(200)는, 전송로의 축퇴 상황을 송신측의 전송 장치에 통지하기 위해서, 전송로 전압을 조작한다. 레인 전압의 변화를 검출한 송신기(105)는, 초기화 회로를 통하여, 축퇴 대응 레지스터(101c)의 축퇴 대응 테이블(101c-1)에 축퇴 정보를 세트한다.
전송하는 정보 취급의 용이성에서, 축퇴 범위는, 예를 들면, 전송 선로의 전체폭에서 1/2폭으로, 1/2에서 1/4폭과 같이, 1/(2n)(n=1, 2,…)의 폭의 축퇴 범위로 결정되는 것으로 한다.
다음에, 종래의 데이터 전송 장치에서의 데이터 전송 에러 발생시의 데이터 전송 상황을 설명한다. 도 6은, 종래의 데이터 전송 장치에서의 데이터 전송 에러 발생시의 데이터 전송 상황을 설명하기 위한 설명도이다. 동 도면에 나타낸 바와 같이, 축퇴된 전송 선로에서 송출될 정보는, 사용할 수 있는 전송로측의 정보에 시분할로 편성되어, 송출되게 된다.
다음에, 종래의 데이터 전송 장치에서 데이터 전송로의 축퇴가 없는 경우의 특수 패킷의 전송 상황을 설명한다. 도 7a는, 종래의 데이터 전송 장치에서 데이터 전송로의 축퇴가 없는 경우의 특수 패킷의 전송 상황을 설명하기 위한 설명도이다. 특수 패킷은, 디버그 정보나 장치 구성 등을 포함한다. 도 7a에 나타낸 바와 같이, 특수 패킷은, 일반 패킷에 개입시켜서 송출할 수 있고, 일반 패킷보다도 전송 우선도가 높은 패킷이다.
다음에, 종래의 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우의 특수 패킷의 전송 상황을 설명한다. 도 7b는, 종래의 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우의 특수 패킷의 전송 상황을 설명하기 위한 설명도이다.
도 7a 및 도 7b를 참조하여 알 수 있는 바와 같이, 전송 선로의 고장에 의한 축퇴에 의해 전송 대역(帶域)이 감소하면, 복수의 패킷을 갖는 정보가 완전하게 전 송될 때까지 시간이 걸린다. 따라서, 특수 패킷이 다수 있는 경우에는, 도 7b에 나타낸 바와 같이, 일반 패킷의 전송 시간의 지연이 보다 현저히 나타나게 된다.
또한, 마찬가지로, 디버그 패킷과 같은 우선도가 낮은 패킷은, 전송 선로의 축퇴시에, 다른 우선도가 높은 패킷이 다수 있는 경우, 송출되지 않고 긴 시간 계속해서 체류한다는 문제가 있었다.
또한, 종래의 데이터 전송 장치에서는, 전송로에 장해가 발생한 경우, 1/(2n)배의 구성 단위로 축퇴를 행하여 고장 부분의 분리를 행하고 있었다. 이와 같이 하면, 축퇴 제어 회로 및 데이터 전송 제어 회로는 간이한 구성이 된다.
그러나, 장해가 발생하지 않은 전송로에 관해서도 과잉으로 축퇴되게 되어, 사용할 수 있는 전송로가 활용되지 않게 된다. 이에 따라, 사용할 수 있는 대역이 감소하여, 필요한 정보 전송을 압박해 버린다는 문제가 있었다.
[제 1 실시예의 일례]
우선, 제 1 실시예의 일례에 관한 데이터 전송 장치의 구성에 관하여 설명한다. 도 8은, 제 1 실시예의 일례에 관한 데이터 전송 장치의 구성을 나타낸 블록도이다. 제 1 실시예의 일례에 관한 데이터 전송 장치(100a(200a))는, 종래의 데이터 전송 장치(100(200))의 송신측 및 수신측 각각의 관리부(101-1(201-1))의 축퇴 대응 레지스터(101c-3(201c-3))에 저장되는 축퇴 대응 테이블(101c-1(201c-1))에, 축퇴 전송로와 유휴 세그먼트의 대응 관계를 더 기록한다.
그리고, 송신측 멀티플렉서(103)에는, 셀렉터(102d)를 바이패스하여, 예를 들면, 특수 패킷을 송신할 수 있는 경로가 접속된다. 수신측의 데이터 전송 장 치(200a)에는, 수신기(202a～202d)에 의해 수신된 전송 데이터를, 수신측 제 1 멀티플렉서(204)를 바이패스하여 패킷을 수신할 수 있는 경로가 접속된다. 그 경로의 도중에는 수신 데이터의 데이터 폭을 변환하는 수신측 제 2 멀티플렉서(206)가 설치된다.
수신측 제 2 멀티플렉서(206)의 후단에는, 수신측 제 2 멀티플렉서(206)로부터 입력된 데이터를, 모든 패킷이 갖추어질 때까지 일시 축적하여, 출력 타이밍을 취하는 버퍼(207)가 접속되어 있다.
타이밍 생성 회로(101d-1) 및 타이밍 생성 회로(201d-1)에는, 타이밍 생성 회로(101d) 및 타이밍 생성 회로(201d)와 비교하여, 축퇴 대응 테이블(101c-2) 및 축퇴 대응 테이블(201c-2)에서 참조한 유휴 세그먼트를, 패킷 송신용의 전송로로서 이용하는 제어 기능이 추가되어 있다.
다음에, 제 1 실시예의 일례에 관한 데이터 전송 장치의 축퇴 대응 테이블에 관하여 설명한다. 도 9는, 제 1 실시예의 일례에 관한 축퇴 대응 테이블의 일례를 나타낸 도면이다. 제 1 실시예의 일례에 관한 축퇴 대응 테이블(101c-2(201c-2))은, 축퇴 대응 테이블(101c-1(201c-1))에, 「유휴 세그먼트」의 칼럼이 추가된 것으로 되어 있다. 이것에 의해, 축퇴 제어가 행해진 세그먼트라도, 사용 가능한 세그먼트를 식별하는 것이 가능하게 된다. 또한, 「유휴 세그먼트 」란, 사용 가능한데도 불구하고, 분리되어 사용 불가가 된 세그먼트를 말한다.
예를 들면, 「drop 신호」가 『1』인 경우에는, 「폭」이 『1/2 축퇴』, 「폭설정 신호」가 『B』, 「사용 세그먼트」가 『a, b』, 「에러 발생 세그먼트」가 『c』, 「유휴 세그먼트」가 『d』인 것을 나타낸다.
다음에, 제 1 실시예의 일례에 관한 데이터 전송 장치의 송신측 멀티플렉서의 구성 및 제 1 실시예의 일례에 관한 데이터 전송 장치의 송신측 멀티플렉서가 갖는 타이밍 셀렉터부의 구성에 관하여 설명한다.
도 10a는, 제 1 실시예의 일례에 관한 데이터 전송 장치의 송신측 멀티플렉서(103)의 구성을 나타낸 블록도이다. 도 10b는, 제 1 실시예의 일례에 관한 데이터 전송 장치의 송신측 멀티플렉서(103)가 갖는 타이밍 셀렉터부(103a～103d)의 구성을 나타낸 블록도이다.
초기화 회로(101b-1)는, 축퇴 대응 레지스터(101c-3)에 기록되는 축퇴 설정에 의거하여, 송신측 멀티플렉서(103)가 사용하는 세그먼트의 선택 결과와, 데이터 송출 타이밍 신호를, 송신측 멀티플렉서(103)에 출력한다. 또한, 송신측 멀티플렉서(103)의 동작 상황에 맞추어, 데이터 조정부(102)에 대해서, 타이밍(timing signal) 및 width 신호를 사용하여, 데이터 송출 타이밍 및 데이터 폭을 통지한다.
또한, 축퇴 대응 테이블(101c-2)의 『폭설정 신호』가, 송신측 멀티플렉서(103)의 width setting A～K에 대응한다. half_tim_01, half_tim_23은, 각각, 후술하는 도 11a～도 11c에 나타낸 『타이밍 신호』 1 및 2, 『타이밍 신호』 3 및 4에 대응한다. 또한, quarter_tim_0, quarter_tim_1, quarter_tim_2, quarter_tim_3은, 각각, 후술하는 도 11a～도 11c에 나타낸 『타이밍 신호』 1～4에 대응한다.
또한, 본 제 1 실시예의 일례에서는, 전송로의 축퇴를, 인접하는 전송 선로 를 1세트로서, 데이터 폭을 축소하는 단위로 하고, 데이터 폭을 1/2씩 축소해가는 것으로 하고 있다. 따라서, 1/2 축퇴에 관한 width setting C～F, H～K의 신호는 설정 자체가 되어 있지 않기 때문에, 송신측 멀티플렉서(103)에 입력되는 일은 없다.
송신측 멀티플렉서(103)의 타이밍 셀렉터부(103a～103d)는, 송신측 멀티플렉서(103)가 사용하는 세그먼트 선택 정보와, 데이터 송출 타이밍 신호에 의거하여, 전송 데이터에 대해서 축퇴를 행한 것을 출력한다.
송신측 멀티플렉서(103)의 타이밍 셀렉터부(103a～103d)는, 각각, 입력 신호인 half_sel_1 및 half_tim_0, half_se1_1 및 half_tim_1, half_se1_2 및 half_tim_0, half_sel_2 및 half_tim_1의 각각의 곱을 취하는 AND 게이트(151a～151d)를 갖는다.
또한, 송신측 멀티플렉서(103)의 타이밍 셀렉터부(103a～103d)는, 각각, 입력 신호인 quarter_sel 및 quarter_tim_0, quarter_sel 및 quarter_tim_1, quarter_sel 및 quarter_tim_2, quarter_sel 및 quarter_tim_3 각각의 곱을 취하는 AND 게이트(152a～152d)를 갖는다.
그리고, 타이밍 셀렉터부(103a～103d)는, AND 게이트(151a～151d), AND 게이트(152a～152d)의 입력을 도시와 같이 합성한 신호를, 전환하여 각각 출력하는 셀렉터(153)를 갖는다. 즉, 타이밍 셀렉터부(103a～103d)는, AND 게이트(151a～151d), AND 게이트(152a～152d)의 타이밍에서, 각각 대응하는 데이터를 셀렉터(153)에 입력한다.
타이밍 셀렉터부(103a～103d)는, 셀렉터(153)로부터 출력된, 동일한 타이밍에 전송되어야 할 데이터의 세그먼트가 전부 갖추어질 때까지, 데이터를 일시 축적해서 축퇴를 실시하는 D 래치(Delay 래치)(154)를 갖는다.
또한, 동일한 타이밍의 데이터가 갖추어지지 않은 경우에는, D 래치(154)에 일시 축적되어 있는 데이터는, 셀렉터(153)에 재투입되고, 재차, 셀렉터(153)에 의해 선택되어 D 래치(154)에 출력되는 것을 기다린다.
또한, 도 11a는, 축퇴가 없을 때의 타이밍 생성 회로(101d-1) 및 송신측 멀티플렉서(103)의 동작을 나타내고, 도 11b는, 1/2 축퇴를 행하는 경우의 타이밍 생성 회로(101d-1) 및 송신측 멀티플렉서(103)의 동작을 나타내고, 도 11c는, 1/4 축퇴를 행하는 경우의 타이밍 생성 회로(101d-1) 및 송신측 멀티플렉서(103)의 동작을 나타낸다.
도 11a에 의하면, width setting 신호인 "full_sel"이 항상 "1"이 되므로, 전송로의 축퇴는 행해지고 있지 않고, 송신측 멀티플렉서(103)에의 입력 데이터는, 입력과 동시의 타이밍에서, 동일한 데이터 폭으로 출력된다.
도 11b에 의하면, width setting 신호인 half_sel_X(여기서, "X"는 비축퇴 전송로를 나타냄)가 항상 "1"이 되므로, 전송로는 1/2로 축퇴되어 있고, EN의 타이밍에 동기(同期)하여 송신측 멀티플렉서(103)에 입력된 입력 데이터는, 입력과 동시의 타이밍과, 입력으로부터 1타이밍 후의 타이밍에서, 1/2의 데이터 폭으로 축퇴되어 출력된다.
도 11c에 의하면, width setting 신호인 "quater_sel_Y"(여기서, "Y"는 비축 퇴 전송로를 나타냄)가 항상 "1"이 되므로, 전송로는 1/4로 축퇴되어 있고, EN의 타이밍에 동기해서 송신측 멀티플렉서(103)에 입력된 입력 데이터는, 입력과 동시의 타이밍과, 입력으로부터 1타이밍 후의 타이밍과, 입력으로부터 2타이밍 후의 타이밍과, 입력으로부터 3타이밍 후의 타이밍에서, 1/4의 데이터 폭으로 축퇴되어 출력된다.
다음에, 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 1 멀티플렉서의 구성 및 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 1 멀티플렉서가 갖는 타이밍 셀렉터부의 구성에 관하여 설명한다.
도 12a는, 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 1 멀티플렉서(204)의 구성을 나타낸 블록도이다. 도 12b는, 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 1 멀티플렉서(204)가 갖는 타이밍 셀렉터부(204a～204d)의 구성을 나타낸 블록도이다.
타이밍 생성 회로(201d-1)는, 초기화 회로(201b-1)로부터의 축퇴 설정에 의해, 수신측 제 1 멀티플렉서(204)가 사용하는 세그먼트 선택 정보와, 데이터 송출 타이밍 신호를, 수신측 제 1 멀티플렉서(204)에 이송한다.
또한, 축퇴 대응 테이블(201c-2)의 『폭설정 신호』가, 수신측 제 1 멀티플렉서(204)의 width setting A～K에 대응한다. half_tim_01, half_tim_23은, 각각, 후술하는 도 13a～도 13c에 나타낸 『타이밍 신호』 1 및 2, 『타이밍 신호』 3 및 4에 대응한다.
또한, quarter_tim_0, quarter_tim_1, quarter_tim_2, quarter_tim_3은, 각 각, 후술하는 도 13a～도 13c에 나타낸 『타이밍 신호』 1～4에 대응한다.
수신측 제 1 멀티플렉서(204)의 타이밍 셀렉터부(204a～204d)는, 수신측 제 1 멀티플렉서(204)가 사용하는 세그먼트 선택 정보와, 데이터 송출 타이밍 신호에 의거하여 전송 데이터에 대해서 축퇴 해제를 행한 것을 출력한다.
수신측 제 1 멀티플렉서(204)의 타이밍 셀렉터부(204a～204d)는, 각각, 입력 신호인 각 width setting A～K 및 그 width setting에 대응하는 full_tim, half_tim_0 또는 quarter_tim_0 각각의 곱을 취하는 AND 게이트(251a～251k)를 갖는다.
또한, 제 1 실시예의 일례에서는, 전송로의 축퇴를, 인접하는 전송 선로를 1세트로서 데이터 폭을 축소하는 단위로 하여, 데이터 폭을 1/2씩 축소해 가는 것으로 하고 있다. 따라서, 1/2 축퇴에 관한 width setting C～F, H～K의 신호는 설정 자체가 되어 있지 않기 때문에, 수신측 제 1 멀티플렉서(204)에 입력되는 일은 없다.
그리고, AND 게이트(251a～251k)의 입력을 도시와 같이 합성한 데이터를 전환하여 각각 출력하는 셀렉터(252)와, 셀렉터(252)로부터 출력된, 동일한 타이밍의 모든 세그먼트의 데이터가 모두 갖추어질 때까지, 동일한 타이밍의 데이터를 일시 축적하여 축퇴를 실시하는 D 래치(253)를 갖는다.
또한, 동일한 타이밍의 데이터가 갖추어지지 않은 경우에는, D 래치(253)에 일시 축적되어 있는 데이터는, 셀렉터(252)에 재투입되고, 재차, 셀렉터(252)에 의해 선택되어 D 래치(253)에 출력되는 것을 기다린다.
또한, 도 13a는, 축퇴가 없을 때의 타이밍 생성 회로(201b-1) 및 수신측 제 1 멀티플렉서(204)의 동작을 나타내고, 도 13b는, 1/2 축퇴를 행한 경우의 타이밍 생성 회로(201b-1) 및 수신측 제 1 멀티플렉서(204)의 동작을 나타내고, 도 13c는, 1/4 축퇴를 행한 경우의 타이밍 생성 회로(201b-1) 및 수신측 제 1 멀티플렉서(204)의 동작을 나타낸다.
도 13a에 의하면, timing signal신호인 "full_tim"이 항상 "1"이 되므로, 전송로의 축퇴는 행해지지 않고, 수신측 제 1 멀티플렉서(204)에의 입력 데이터는, 입력으로부터 1타이밍 후의 타이밍에서, 동일한 데이터 폭으로 출력되어, 버퍼(205)에 수용되게 된다.
도 13b에 의하면, 전송로는 1/2로 축퇴되어 있고, timing signal 신호인 "half_tim"이 "1"이 되는 타이밍에서, Valid의 타이밍에 동기해서 수신측 제 1 멀티플렉서(204)에 입력된 입력 데이터가 1/2의 데이터 폭으로부터 축퇴 전의 데이터 폭으로 축퇴가 해제되어 출력되고, 버퍼(205)에 수용되게 된다.
도 13c에 의하면, 전송로는 1/4로 축퇴되어 있고, timing setting 신호인 "quater_sel"이 "1"이 되는 타이밍에서, Valid의 타이밍에 동기하여 수신측 제 1 멀티플렉서(204)에 입력된 입력 데이터는, 1/4의 데이터 폭으로부터 축퇴 전의 데이터 폭으로, 축퇴가 해제되어 출력된다. 그 후, 버퍼(205)에 수용되게 된다.
타이밍 생성 회로(201d-1)는, 수신측 제 1 멀티플렉서(204)의 후단에 접속되어 있는 버퍼(205)에 대해서, 4개의 세그먼트의 데이터가 갖추어진 타이밍에서 데이터를 보충할 수 있도록, 도 13a～도 13c에 나타낸 Valid 신호를 출력한다.
다음에, 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 2 멀티플렉서의 구성에 관하여 설명한다. 도 14는, 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 2 멀티플렉서의 구성을 나타낸 블록도이다.
타이밍 생성 회로(201d-1)는, 초기화 회로(201b-1)로부터의 축퇴 설정에 의해, 수신측 제 1 멀티플렉서(204)를 사용하지 않고, 유휴로 되어 있는 세그먼트 유휴 정보와, 데이터 송출 타이밍 신호를, 수신측 제 2 멀티플렉서(206)에 이송한다.
동 도면에 나타낸 바와 같이, 수신측 제 2 멀티플렉서(206)는, 에러 검출기(203a～203d) 중 어느 하나로부터의 데이터(H_quarter_in[0], I_quarter_in[1], J_quarter_in[2], K_quarter_in[3])를 입력으로 한다.
그리고, 각 데이터(H_quarter_in[0], I_quarter_in[1], J_quarter_in[2], K_quarter_in[3])는, 타이밍 신호(quarter_tim_0, quarter_tim_1, quarter_tim_2, quarter_tim_3)에 의해 각각 포착되어, 셀렉터(261)에 의해, D 래치(262)에 출력된다. D 래치(262)는, 동일 타이밍의 4개의 세그먼트의 데이터가 갖추어질 때까지 데이터를 일시 축적한다.
D 래치(262)는, 동일 타이밍의 4개의 세그먼트의 데이터가 갖추어지면, 타이밍 생성 회로(201d-1)로부터의 Valid 신호의 타이밍에서, 당해 데이터를 버퍼(207)에 출력한다.
유휴로서 검색된 세그먼트의 수신용 제 2 멀티플렉서(206)의 포트는, 관리부(201-1)의 타이밍 생성 회로(201d-1)의 제어에 의해 열려 있다. 유휴로서 검색된 세그먼트의 경로는, 이미 축퇴되어 있어, 수신용 제 1 멀티플렉서(204)의 경로 는 사용할 수 없다. 바이패스 루트를 경유해서 전송되어 온 패킷은, 추가된 수신측 제 2 멀티플렉서(206)의 루트를 경유하여, 수신측 제 1 멀티플렉서(204)를 바이패스하여, 수신된다.
도 15에 나타낸 바와 같이, 유휴 세그먼트를 유용 활용함으로써, 패킷의 체류를 저감한다. 또한, 예를 들면 우선도가 높은 특수 패킷을, 항상 송신 가능하고, 조속히 송수신시키는 것이 가능하게 된다.
[제 2 실시예의 일례]
다음에, 제 2 실시예의 일례에 관한 데이터 전송 장치의 구성에 관하여 설명한다. 제 2 실시예의 일례의 설명은, 제 1 실시예의 일례와의 차이 부분에 대해서만 행한다. 도 16은, 제 2 실시예의 일례에 관한 데이터 전송 장치의 구성을 나타낸 블록도이다.
제 2 실시예의 일례에 관한 데이터 전송 장치(100b(200b))는, 종래의 데이터 전송 장치(100(200))의 송신측 및 수신측 각각의 관리부(101-2(201-2))의 축퇴 대응 레지스터(101c-4(201c-4))에는, 축퇴 대응 테이블(101c-2(201c-2)) 대신에, 해당하는 축퇴 전송로와 유휴 세그먼트의 대응 관계만을 기록하는 축퇴 기록 테이블(101c-5(201c-5))을 저장한다.
또한, 데이터 전송 장치(100b(200b))는, MMB(Management Board)(300)의 관리 장치에 접속되어 관리된다. 데이터 전송 장치(200b)의 초기화 회로(201b-2)는, 에러 검출기(203a～203d)로부터 drop의 통지를 받으면, MMB(300)의 제어부(301)에 대해서, drop을 통지한다.
제어부(301)는, 초기화 회로(201b-2)로부터의 drop을 받으면, 축퇴 대응 테이블 저장부(302)에 대해서, 저장하는 축퇴 대응 테이블(302a)(도 17 참조)을 참조하여, 축퇴 전송로로부터 유휴 세그먼트를 검색하도록 지시한다.
그리고, 축퇴 대응 테이블 저장부(302)는, 축퇴 대응 테이블(302a)로부터, 유휴 세그먼트를 검색하면, 축퇴 기록 테이블(101c-2, 201c-2)에, drop을 사용하여, 축퇴 전송로와 유휴 세그먼트의 대응 관계를 기록한다.
즉, 모든 축퇴 전송로와 유휴 세그먼트의 관계를 망라한 축퇴 대응 테이블(302a)을 MMB(300)에 부여한다. 그리고, 축퇴 대응 레지스터(101c-5, 201c-5)에는, 도 18에 나타낸 바와 같이, 실제로 축퇴된 축퇴 전송로 및 유휴 세그먼트에 관한 엔트리(drop 신호를 포함)만을 기록한다.
이와 같이 하면, 데이터 전송 장치(100b, 200b)가 갖는 축퇴 대응 레지스터의 용량을 콤팩트하게 하는 것이 가능하게 되고, 데이터 전송 장치(100b(200b))의 부품 비용을 삭감하는 것이 가능하게 된다.
이상의 제 1 및 제 2 실시예의 일례에서 개시한 데이터 전송 장치는, 도 19에 나타낸 바와 같이, 예를 들면 일례로서, CPU(401)와, 메모리(402)와, XB(크로스바 보드)(403)와, IO(Input Output, 입출력 인터페이스)(404)를 갖는 시스템 보드(400)와, CPU(501)와, 메모리(502)와, XB(503)와, IO(504)를 갖는 시스템 보드(500)의 사이에서, 상호 XB를 통하여 행해지는 데이터 통신에 적용 가능하다.
이와 같이, 제 1 및 제 2 실시예의 일례에서 개시한 데이터 전송 장치를, 복수의 시스템 보드가 XB를 통하여 통신을 행하는 정보 처리 장치, 예를 들면 병렬 계산기에 적용함으로써, 정보 처리 장치의 제조 수율을 향상시키는 것이 가능하게 된다.
제 1 및 제 2 실시예의 일례에서는, 대향하는 데이터 전송 장치에, 데이터 조정부(102)의 셀렉터(102d)를 바이패스하여, 축퇴된 유휴 전송로를 통하여 송신하고, 수신측의 데이터 전송 장치에서는, 수신측 제 1 멀티플렉서(204)를 바이패스하여 수신측 제 2 멀티플렉서(206)에 이르는 경로를 사용해서 송신되는 패킷은, 특수 패킷으로 했다. 그러나, 특수 패킷에 한정되지 않고, 우선 패킷, 일반 패킷이라도 좋다.
이상, 제 1 및 제 2 실시예의 일례를 설명했지만, 이것에 한정되는 것이 아니고, 특허청구 범위에 기재한 기술적 사상의 범위 내에서, 또한 여러가지 다른 실시예의 일례로 실시되어도 좋은 것이다. 또한, 제 1 및 제 2 실시예의 일례에 기재한 효과는, 이것에 한정되는 것이 아니다.
구체적으로는, 에러 통지 신호인 drop은, 전송 에러가 발생한 세그먼트의 식별 정보를 포함하기 때문에, 축퇴 대응 테이블(101c-2(201c-2))에서 「폭」, 「에러 발생 세그먼트」, 「유휴 세그먼트」, 「전송 상황 플래그」의 칼럼을 생략해도 좋다.
이 경우, 초기화 회로(101b-1)는, 송신기(105a～105d)로부터의 drop의 통지를 받으면, 즉시, 축퇴 대응 테이블(101c-2(201c-2))을 참조하여, drop을 바탕으로, 「폭 설정 신호」, 「사용 세그먼트」를 특정한다. 그리고, 특정 결과에 의거하여, 즉시, 초기화 회로(101b)는, drop 및 타이밍 및 width 신호로, 데이터 조정 부(102) 및 송신측 멀티플렉서(103)에 대해서, 축퇴 제어의 지시를 행한다.
이와 같이 하면, 축퇴 대응 테이블(101c-2(201c-2))의 정보량이 보다 적어지기 때문에, 축퇴 대응 레지스터(101c-3(201c-3))의 기억 자원을 절약할 수 있다.
또한, 제 1 및 제 2 실시예의 일례에서 설명한 각 처리 중, 자동적으로 행해지는 것으로서 설명한 처리의 전부 또는 일부는, 수동적으로 행할 수도 있고, 공지의 방법으로 자동적으로 행할 수도 있다.
이 밖에, 제 1 및 제 2 실시예의 일례에서 나타낸 처리 순서, 제어 순서, 구체적 명칭, 각종 데이터나 파라미터를 포함하는 정보에 대해서는, 특기하는 경우를 제외하고 임의로 변경할 수 있다.
또한, 도시한 각 장치의 각 구성 요소는 기능 개념적인 것이며, 반드시 물리적으로 도시와 같이 구성되어 있는 것을 요하는 것은 아니다. 즉, 각 장치의 분산 또는 통합의 구체적 형태는 도시한 것에 한정되지 않고, 그 전부 또는 일부를, 각종 부하나 사용 상황 등에 따라, 임의의 단위로 기능적 또는 물리적으로 분산 또는 통합하여 구성할 수 있다.
또한, 각 장치에서 행해지는 각 처리 기능은, 그 전부 또는 임의의 일부가, CPU(Central Processing Unit)(또는 MPU(Micro Processing Unit), MCU(Micro Controller Unit) 등의 마이크로 컴퓨터) 및 당해 CPU(또는 MPU, MCU 등의 마이크로 컴퓨터)에서 해석 실행되는 프로그램으로 실현되고, 또는, 와이어드 로직(wired logic)에 의한 하드웨어로서 실현되어도 좋다.
도 1은 종래의 데이터 전송 장치의 구성을 나타낸 블록도.
도 2는 축퇴 대응 테이블의 일례를 나타낸 도면.
도 3은 데이터 전송로의 세그먼트를 설명하기 위한 설명도.
도 4는 데이터 전송폭과, 전송 데이터의 관계를 나타낸 도면.
도 5는 종래의 데이터 전송 장치에서의 데이터 전송 에러 발생시의 데이터 전송로의 축퇴 범위를 설명하기 위한 설명도.
도 6은 종래의 데이터 전송 장치에서의 데이터 전송 에러 발생시의 데이터 전송 상황을 설명하기 위한 설명도.
도 7a는 종래의 데이터 전송 장치에서 데이터 전송로의 축퇴가 없는 경우의 특수 패킷의 전송 상황을 설명하기 위한 설명도.
도 7b는 종래의 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우의 특수 패킷의 전송 상황을 설명하기 위한 설명도.
도 8은 제 1 실시예의 일례에 관한 데이터 전송 장치의 구성을 나타낸 블록도.
도 9는 제 1 실시예의 일례에 관한 축퇴 대응 테이블의 일례를 나타낸 도면.
도 10a는 제 1 실시예의 일례에 관한 데이터 전송 장치의 송신측 멀티플렉서의 구성을 나타낸 블록도.
도 10b는 제 1 실시예의 일례에 관한 데이터 전송 장치의 송신측 멀티플렉서가 갖는 타이밍 셀렉터부의 구성을 나타낸 블록도.
도 11a는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 없는 경우의 타이밍 생성 회로 및 송신측 멀티플렉서의 동작을 나타낸 타이밍 차트.
도 11b는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우(1/2 축퇴의 케이스)의 타이밍 생성 회로 및 송신측 멀티플렉서의 동작을 나타낸 타이밍 차트.
도 11c는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우(1/4 축퇴의 케이스)의 타이밍 생성 회로 및 송신측 멀티플렉서의 동작을 나타낸 타이밍 차트.
도 12a는 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 1 멀티플렉서의 구성을 나타낸 블록도.
도 12b는 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 1 멀티플렉서가 갖는 타이밍 셀렉터부의 구성을 나타낸 블록도.
도 13a는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 없는 경우의 타이밍 생성 회로 및 수신측 제 1 멀티플렉서의 동작을 나타낸 타이밍 차트.
도 13b는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우(1/2 축퇴의 케이스)의 타이밍 생성 회로 및 수신측 제 1 멀티플렉서의 동작을 나타낸 타이밍 차트.
도 13c는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우(1/4 축퇴의 케이스)의 타이밍 생성 회로 및 수신측 제 1 멀티플렉서의 동작을 나타낸 타이밍 차트.
도 14는 제 1 실시예의 일례에 관한 데이터 전송 장치의 수신측 제 2 멀티플렉서의 구성을 나타낸 블록도.
도 15는 제 1 실시예의 일례에 관한 데이터 전송 장치에서 데이터 전송로의 축퇴가 있는 경우의 패킷의 바이패스 전송 상황을 설명하기 위한 설명도.
도 16은 제 2 실시예의 일례에 관한 데이터 전송 장치의 구성을 나타낸 블록도.
도 17은 제 2 실시예의 일례에 관한 축퇴 대응 테이블의 일례를 나타낸 도면.
도 18은 제 2 실시예의 일례에 관한 축퇴 대응 테이블의 일례를 나타낸 도면.
도 19는 제 1 및 제 2 실시예의 일례의 적용예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
100, 100a, 100b, 200, 200a, 200b : 데이터 전송 장치
101, 101-1, 101-2, 201, 201-1, 201-2 : 관리부
101a : 패킷 순위 조정부
101b, 101b-1, 101b-2, 201b, 201b-1, 201b-2 : 초기화 회로
101c, 101c-3, 101c-4, 201c, 201c-3, 201c-4 : 축퇴 대응 레지스터
101c-1, 101c-2, 201c-1, 201c-2 : 축퇴 대응 테이블
101c-5, 201c-5 : 축퇴 기록 테이블
101d, 101d-1, 101d-2, 201d, 201d-1, 201d-2 : 타이밍 생성 회로
102 : 데이터 조정부
102a : 일반 패킷용 버퍼
102b : 우선 패킷용 버퍼
102c : 특수 패킷용 버퍼
102d : 셀렉터
103 : 송신측 멀티플렉서
103a, 103b, 103c, 103d : 타이밍 셀렉터부
104a, 104b, 104c, 104d : 에러 체크 데이터 생성기
105, 105a, 105b, 105c, 105d : 송신기
151a, 151b, 151c, 151d, 152a, 152b, 152c, 152d : AND 게이트
153 : 셀렉터
154 : D 래치
202, 202a, 202b, 202c, 202d : 수신기
203a, 203b, 203c, 203d : 에러 검출기
204a, 204b, 204c, 204d : 타이밍 셀렉터부
204 : 수신측 제 1 멀티플렉서
205, 207 : 버퍼
206 : 수신측 제 2 멀티플렉서
251a, 251b, 251c, 251d, 251e, 251f, 251g, 251h, 251i, 251j, 251k : AND 게이트
252 : 셀렉터
253 : D 래치
261 : 셀렉터
262 : D 래치
300 : MMB
301 : 제어부
302 : 축퇴 대응 테이블 저장부
302a : 축퇴 대응 테이블
400, 500 : 시스템 보드
401, 501 : CPU
402, 502 : 메모리
403, 503 : XB
404, 504 :IO

Claims (16)

  1. N비트 폭의 데이터(N은, 양의 정수)를 송신하는 데이터 송신 장치와, 상기 데이터 송신 장치로부터 상기 N비트 폭의 데이터를 수신하는 데이터 수신 장치와, 상기 데이터 송신 장치와 상기 데이터 수신 장치 사이를 접속하는 N비트 폭의 데이터 버스를 갖는 정보 처리 장치에 있어서,
    상기 데이터 송신 장치는,
    상기 N비트 폭의 데이터 중, X비트 폭의 제 1 데이터(X는, X<N이 되는 양의 정수)에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 1 에러 검출 코드 부여 데이터를 생성하는 제 1 에러 체크 데이터 생성기와,
    상기 N비트 폭의 데이터 중, (N-X)비트 폭의 제 2 데이터에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 2 에러 검출 코드 부여 데이터를 생성하는 제 2 에러 체크 데이터 생성기와,
    상기 데이터 수신 장치로부터의 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 제 1 축퇴 대응 레지스터와,
    상기 N비트 폭의 데이터 버스 중, X비트 폭의 제 1 데이터 버스와 (N-X)비트 폭의 제 2 데이터 버스 중, 데이터 축퇴 통지 신호에 의거하여 어느 하나를 선택하여, 상기 제 1 및 제 2 에러 검출 코드 부여 데이터를 출력하는 동시에, 상기 제 1 데이터 버스와 제 2 데이터 버스 중, 선택되지 않은 다른 데이터 버스의 부분을 통해 상기 제 1 및 제 2 에러 검출 코드 부여 데이터와는 다른 제 3 데이터를 출력하는 송신측 멀티플렉서를 가지며,
    다른 데이터 버스의 상기 부분은 상기 제 1 축퇴 대응 레지스터의 기록 내용에서 유휴 부분으로 기록되고,
    상기 데이터 수신 장치는,
    상기 제 1 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 상기 제 1 에러 통지 신호를 출력하는 제 1 에러 검출기와,
    상기 제 2 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 상기 제 2 에러 통지 신호를 출력하는 제 2 에러 검출기와,
    상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하는 제 2 축퇴 대응 레지스터와,
    상기 제 1 데이터 버스와 제 2 데이터 버스 중, 상기 송신측 멀티플렉서에 의해 선택되지 않은 다른 데이터 버스의 상기 부분을 통해 상기 제 3 데이터를 수신하는 수신측 멀티플렉서를 갖는 것을 특징으로 하는 정보 처리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 송신 장치 및 상기 데이터 수신 장치는, 각 장치의 제어를 행하는 제어 회로를 각각 가지며,
    상기 데이터 수신 장치의 제어 회로는, 상기 제 1 또는 제 2 에러 검출기로부터 입력된 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 제 2 축퇴 대응 레지스터에, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하고, 상기 수신측 멀티플렉서에, 상기 데이터 축퇴 통지 신호를 출력하는 동시에, 상기 제 1 또는 제 2 에러 통지 신호를, 상기 데이터 송신 장치의 제어 회로에 출력하고,
    상기 데이터 송신 장치의 제어 회로는, 상기 데이터 수신 장치의 제어 회로로부터의 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 제 1 축퇴 대응 레지스터에, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 동시에, 상기 송신측 멀티플렉서에, 상기 데이터 축퇴 통지 신호를 출력하는 것을 특징으로 하는 정보 처리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 송신 장치와 상기 데이터 수신 장치에 접속되고, 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하는 축퇴 대응 테이블을 포함하는 관리 장치를 더 가지며,
    상기 관리 장치는, 상기 데이터 수신 장치로부터의 상기 제 1 또는 제 2 에러 통지 신호를, 상기 데이터 송신 장치 및 상기 데이터 수신 장치에 통지하는 동시에, 상기 제 2 축퇴 대응 레지스터에, 상기 데이터 버스에서의 에러 발생 위치를 기록하고,
    상기 데이터 송신 장치는, 상기 관리 장치로부터의 상기 제 1 또는 제 2 에러 통지 신호의 통지에 의거하여, 상기 제 1 축퇴 대응 레지스터에, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 것을 특징으로 하는 정보 처리 장치.
  4. 제 3 항에 있어서,
    상기 관리 장치는, 상기 데이터 송신 장치 및 상기 데이터 수신 장치에 대해서, 상기 제 1 및 제 2 에러 통지 신호, 및, 상기 제 1 및 제 2 축퇴 대응 레지스터에 기록된 상기 에러 발생 위치에 의거하여, 상기 데이터 송신 장치 및 상기 데이터 수신 장치에 대해서, 상기 데이터 축퇴 통지 신호와, 제 1 데이터 버스와 제 2 데이터 버스 중 선택되지 않은 다른 데이터 버스에서의 사용가능한 비트의 위치를 통지하는 신호를 출력하는 것을 특징으로 하는 정보 처리 장치.
  5. 제 1 항에 있어서,
    상기 X는 N/2인 것을 특징으로 하는 정보 처리 장치.
  6. 대향하는 데이터 수신 장치에 대해서, N비트 폭의 데이터 버스(N은, 양의 정수)를 통하여, 상기 N비트 폭의 데이터를 송신하는 데이터 전송 장치로서,
    상기 N비트 폭의 데이터 중, X비트 폭의 제 1 데이터(X는, X<N이 되는 양의 정수)에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 1 에러 검출 코드 부여 데이터를 생성하는 제 1 에러 체크 데이터 생성기,
    상기 N비트 폭의 데이터 중, (N-X)비트 폭의 제 2 데이터에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 2 에러 검출 코드 부여 데이터를 생성하는 제 2 에러 체크 데이터 생성기와,
    상기 데이터 수신 장치로부터의 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 제 1 축퇴 대응 레지스터와,
    상기 N비트 폭의 데이터 버스 중, X비트 폭의 제 1 데이터 버스와 (N-X)비트 폭의 제 2 데이터 버스 중, 데이터 축퇴 통지 신호에 의거하여 어느 하나를 선택하여, 상기 제 1 및 제 2 에러 검출 코드 부여 데이터를 출력하는 동시에, 상기 제 1 데이터 버스와 제 2 데이터 버스 중, 선택되지 않은 다른 데이터 버스의 부분을 통해 상기 제 1 및 제 2 에러 검출 코드 부여 데이터와는 다른 제 3 데이터를 출력하는 송신측 멀티플렉서를 갖고,
    다른 데이터 버스의 상기 부분은 상기 제 1 축퇴 대응 레지스터의 기록 내용에서 유휴 부분으로 기록되는 것을 특징으로 하는 데이터 전송 장치.
  7. 제 6 항에 있어서,
    상기 대향하는 데이터 수신 장치의 제어 회로로부터의 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 제 1 축퇴 대응 레지스터에, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 동시에, 상기 송신측 멀티플렉서에, 상기 데이터 축퇴 통지 신호를 출력하는 제어 회로를 갖는 것을 특징으로 하는 데이터 전송 장치.
  8. 제 6 항에 있어서,
    상기 X는 N/2인 것을 특징으로 하는 데이터 전송 장치.
  9. 관리 장치에 접속되고, 대향하는 데이터 수신 장치에 대해서, N비트 폭의 데이터 버스(N은, 양의 정수)를 통하여, 상기 N비트 폭의 데이터를 송신하는 데이터 전송 장치로서,
    상기 N비트 폭의 데이터 중, X비트 폭의 제 1 데이터(X는, X<N이 되는 양의 정수)에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 1 에러 검출 코드 부여 데이터를 생성하는 제 1 에러 체크 데이터 생성기와,
    상기 N비트 폭의 데이터 중, (N-X)비트 폭의 제 2 데이터에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 2 에러 검출 코드 부여 데이터를 생성하는 제 2 에러 체크 데이터 생성기와,
    상기 관리 장치로부터의 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 제 1 축퇴 대응 레지스터와,
    상기 N비트 폭의 데이터 버스 중, X비트 폭의 제 1 데이터 버스와 (N-X)비트 폭의 제 2 데이터 버스 중, 데이터 축퇴 통지 신호에 의거하여 어느 하나를 선택하여, 상기 제 1 및 제 2 에러 검출 코드 부여 데이터를 출력하는 동시에, 상기 제 1 데이터 버스와 제 2 데이터 버스 중, 선택되지 않은 다른 데이터 버스의 부분을 통해 상기 제 1 및 제 2 에러 검출 코드 부여 데이터와는 다른 제 3 데이터를 출력하는 송신측 멀티플렉서를 갖고,
    다른 데이터 버스의 상기 부분은 상기 제 1 축퇴 대응 레지스터의 기록 내용에서 유휴 부분으로 기록되는 것을 특징으로 하는 데이터 전송 장치.
  10. 제 9 항에 있어서,
    상기 관리 장치로부터의 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 제 1 축퇴 대응 레지스터에, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 동시에, 상기 송신측 멀티플렉서에, 상기 데이터 축퇴 통지 신호를 출력하는 제어 회로를 갖는 것을 특징으로 하는 데이터 전송 장치.
  11. 제 9 항에 있어서,
    상기 X는 N/2인 것을 특징으로 하는 데이터 전송 장치.
  12. 대향하는 데이터 송신 장치로부터, N비트 폭의 데이터 버스(N은, 양의 정수) 를 통하여, 상기 N비트 폭의 데이터를 수신하는 데이터 전송 장치로서,
    상기 데이터 송신 장치로부터 수신한 제 1 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 제 1 에러 통지 신호를 출력하는 제 1 에러 검출기와,
    상기 데이터 송신 장치로부터 수신한 제 2 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 제 2 에러 통지 신호를 출력하는 제 2 에러 검출기와,
    상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하는 제 2 축퇴 대응 레지스터와,
    상기 대향하는 데이터 송신 장치로부터 수신한, 상기 제 1 및 제 2 에러 검출 코드 부여 데이터와는 다른 제 3 데이터를 선택하여 출력하는 수신측 멀티플렉서를 갖는 것을 특징으로 하는 데이터 전송 장치.
  13. 제 12 항에 있어서,
    상기 제 1 또는 제 2 에러 검출기로부터 입력된 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 제 2 축퇴 대응 레지스터에, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하고, 상기 수신측 멀티플렉서에, 상기 데이터 축퇴 통지 신호를 출력하는 동시에, 상기 제 1 또는 제 2 에러 검출기로부터 입력된 상기 제 1 또는 제 2 에러 통지 신호를, 상기 대향하는 데이터 송신 장치의 제어 회로에 출력하는 제어 회로를 갖는 것을 특징으로 하는 데이터 전송 장치.
  14. 관리 장치에 접속되고, 대향하는 데이터 송신 장치로부터, N비트 폭의 데이터 버스(N은, 양의 정수)를 통하여, 상기 N비트 폭의 데이터를 수신하는 데이터 전송 장치로서,
    상기 데이터 송신 장치로부터 수신한 제 1 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 제 1 에러 통지 신호를 출력하는 제 1 에러 검출기와,
    상기 데이터 송신 장치로부터 수신한 제 2 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 제 2 에러 통지 신호를, 상기 관리 장치에 대해서 출력하는 제 2 에러 검출기와,
    상기 관리 장치로부터의 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하는 제 2 축퇴 대응 레지스터와,
    상기 대향하는 데이터 송신 장치로부터 수신한, 상기 제 1 및 제 2 에러 검출 코드 부여 데이터와는 다른 제 3 데이터를 선택하여 출력하는 수신측 멀티플렉서를 갖는 것을 특징으로 하는 데이터 전송 장치.
  15. 제 14 항에 있어서,
    상기 관리 장치로부터 입력된 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 제 2 축퇴 대응 레지스터에, 상기 N비트 폭의 데이터에서의 에러 발생 위치를 기록하고, 상기 수신측 멀티플렉서에, 상기 데이터 축퇴 통지 신호를 출력하는 동시에, 상기 제 1 또는 제 2 에러 검출기로로부터 입력된 상기 제 1 또는 제 2 에러 통지 신호를, 상기 대향하는 데이터 송신 장치의 제어 회로에 출력하는 제어 회로를 갖는 것을 특징으로 하는 데이터 전송 장치.
  16. N비트 폭의 데이터(N은, 양의 정수)를 송신하는 데이터 송신 장치와, 상기 데이터 송신 장치로부터 상기 N비트 폭의 데이터를 수신하는 데이터 수신 장치와, 상기 데이터 송신 장치와 상기 데이터 수신 장치 사이를 접속하는 N비트 폭의 데이터 버스를 갖는 정보 처리 장치에서의 데이터 전송 방법에 있어서,
    상기 N비트 폭의 데이터 중, X비트 폭의 제 1 데이터(X는, X<N이 되는 양의 정수)에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 1 에러 검출 코드 부여 데이터를 생성하는 제 1 에러 검출 코드 부여 데이터 생성 스텝과,
    상기 N비트 폭의 데이터 중, (N-X)비트 폭의 제 2 데이터에 대해서, 상기 데이터 수신 장치에서 데이터 전송 에러를 검출하기 위한 에러 검출 코드가 부여된 제 2 에러 검출 코드 부여 데이터를 생성하는 제 2 에러 검출 코드 부여 데이터 생성 스텝과,
    상기 데이터 수신 장치에서, 상기 제 1 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 상기 제 1 에러 통지 신호를 출력하는 제 1 에러 검사 스텝과,
    상기 데이터 수신 장치에서, 상기 제 2 에러 검출 코드 부여 데이터에 대해서 에러의 검출을 행하는 동시에, 에러를 검출한 경우에는, 상기 제 2 에러 통지 신호를 출력하는 제 2 에러 검사 스텝과,
    상기 데이터 송신 장치와 상기 데이터 수신 장치에서, 상기 제 1 또는 제 2 에러 통지 신호에 의거하여, 상기 데이터 버스에서의 에러 발생 위치를 기록하는 제 1 축퇴 대응 기록 스텝과,
    상기 데이터 송신 장치에서, 상기 N비트 폭의 데이터 버스 중, X비트 폭의 제 1 데이터 버스와 (N-X)비트 폭의 제 2 데이터 버스 중, 데이터 축퇴 통지 신호에 의거하여 어느 하나를 선택하여, 상기 제 1 및 제 2 에러 검출 코드 부여 데이터를 출력하는 동시에, 상기 제 1 데이터 버스와 제 2 데이터 버스 중, 선택되지 않은 다른 데이터 버스의 부분으로서, 상기 제 1 축퇴 대응 기록 스텝의 기록 내용에서 유휴 부분으로 기록된 다른 데이터 버스의 상기 부분을 통해 상기 제 1 및 제 2 에러 검출 코드 부여 데이터와는 다른 제 3 데이터를 출력하는 송신측 선택 스텝과,
    상기 데이터 수신 장치에서, 상기 제 1 데이터 버스와 제 2 데이터 버스 중, 상기 데이터 송신 장치에 의해 선택되지 않은 다른 데이터 버스의 상기 부분을 통해 상기 제 3 데이터를 수신하는 수신 스텝을 포함하는 것을 특징으로 하는 데이터 전송 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5585141B2 (ja) 2010-03-18 2014-09-10 富士通株式会社 データ転送システム、データ転送システムの受信装置及びデータ転送システムの制御方法
WO2012023198A1 (ja) * 2010-08-19 2012-02-23 富士通株式会社 バス制御装置及びバス制御方法
JP2012199724A (ja) 2011-03-19 2012-10-18 Fujitsu Ltd データ送信装置、データ受信装置、データ送受信装置及びデータ送受信装置の制御方法
CN104254990B (zh) * 2012-03-02 2017-09-05 Ls产电株式会社 通信装置和通信方法
US10237018B2 (en) * 2012-03-02 2019-03-19 Lsis Co., Ltd. Communication device and communication method
CN104272625B (zh) * 2012-03-02 2020-07-14 Ls产电株式会社 通信设备及通信方法
CN102681930B (zh) * 2012-05-15 2016-08-17 浪潮电子信息产业股份有限公司 一种芯片级错误记录方法
CN104407952A (zh) * 2014-11-12 2015-03-11 浪潮(北京)电子信息产业有限公司 一种通过多cpu节点控制器芯片进行调试的方法和系统
US9852811B2 (en) * 2014-11-13 2017-12-26 Macronix International Co., Ltd. Device and method for detecting controller signal errors in flash memory
JP6525251B2 (ja) * 2015-03-26 2019-06-05 Ｎｅｃプラットフォームズ株式会社 データ伝送システム、及びデータ伝送方法
JP7035950B2 (ja) * 2018-10-16 2022-03-15 富士通株式会社 並列処理装置および光ファイバーケーブルの交換方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020068353A (ko) * 1999-11-23 2002-08-27 톰슨 라이센싱 소시에떼 아노님 계층적 ｑａｍ 송신 시스템을 위한 에러 검출/정정 코딩
JP2005109633A (ja) 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd 無線通信装置および無線通信方法
JP2006135584A (ja) 2004-11-05 2006-05-25 Sharp Corp データ伝送システム
WO2007088597A1 (ja) 2006-01-31 2007-08-09 Fujitsu Limited エラー訂正コード生成方法及びメモリ管理装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5629731A (en) * 1979-08-16 1981-03-25 Nec Corp Multiplex bus control system
JP2684793B2 (ja) * 1989-10-24 1997-12-03 松下電器産業株式会社 情報処理装置
JP2692472B2 (ja) * 1991-12-24 1997-12-17 日本電気株式会社 データ転送制御システム
JPH05250317A (ja) * 1992-03-06 1993-09-28 Fuji Xerox Co Ltd データ転送方式
JPH05282242A (ja) * 1992-04-02 1993-10-29 Toshiba Corp バス制御方式
JPH06259343A (ja) * 1993-03-10 1994-09-16 Hitachi Ltd 多重バス制御方式及びそれを用いたシステム
JP3903393B2 (ja) * 1996-05-31 2007-04-11 シャープ株式会社 バスシステム
JPH10177543A (ja) * 1996-12-18 1998-06-30 Matsushita Electric Ind Co Ltd バス制御回路
JPH11149444A (ja) * 1997-11-19 1999-06-02 Nec Corp データ転送制御装置及びデータ転送制御システム並びにデータ転送制御方法
US5936953A (en) * 1997-12-18 1999-08-10 Raytheon Company Multi-mode, multi-channel communication bus
US6216247B1 (en) * 1998-05-29 2001-04-10 Intel Corporation 32-bit mode for a 64-bit ECC capable memory subsystem
JP2000293443A (ja) * 1999-04-09 2000-10-20 Nec Eng Ltd データ転送システム及びそれに用いるデータ転送方法
JP2002342265A (ja) * 2001-05-17 2002-11-29 Mitsubishi Electric Corp 多重バスを用いたコンピュータシステム
US7392445B2 (en) * 2003-09-11 2008-06-24 International Business Machines Corporation Autonomic bus reconfiguration for fault conditions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020068353A (ko) * 1999-11-23 2002-08-27 톰슨 라이센싱 소시에떼 아노님 계층적 ｑａｍ 송신 시스템을 위한 에러 검출/정정 코딩
JP2005109633A (ja) 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd 無線通信装置および無線通信方法
JP2006135584A (ja) 2004-11-05 2006-05-25 Sharp Corp データ伝送システム
WO2007088597A1 (ja) 2006-01-31 2007-08-09 Fujitsu Limited エラー訂正コード生成方法及びメモリ管理装置

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