WO2007096987A1 - エラー制御装置 - Google Patents

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Hiroshi Murakami
Yoshihiro Kusano
Gou Sugizaki
Satoshi Nakagawa
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Fujitsu Limited
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    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0097—Relays

Definitions

  • the present invention relates to an interconnection device that interconnects a plurality of information processing modules, and more particularly to a technique for controlling an error detected in the interconnection device.
  • Each information processing module includes a CPU and a memory, and can perform information processing corresponding to a given program.
  • the server system can be expanded by increasing the number of information processing modules connected to each other.
  • a plurality of information processing modules are connected to each other by a crossbar module as an interconnection device.
  • the crossbar module relays Z information (in this case, the packet storing the information) between the information processing modules.
  • a configuration in which a function for detecting an error packet is provided in a crossbar module is also known.
  • the operation of the information processing module that sent the error packet is stopped by software processing.
  • the error packet itself is transferred without being discarded. There is it. Further, there is a possibility that further error packets may be sent until the operation of the information processing module that sent the error packet is stopped.
  • An object of the present invention is an information processing system including a plurality of information processing modules! This is to make the range of influence of the generated error as small as possible.
  • the error control device is provided in an interconnection device for connecting a plurality of information processing modules to each other.
  • the error control device detects an error of an input packet and the position where the error is detected in the packet.
  • Complementary data generation means for generating complementary data, and output means for outputting a complementary packet in which the data unit in which the error is detected and the subsequent data unit are replaced with the complementary data.
  • an error packet is not transferred to the circuit element and the destination information processing module in the interconnection device.
  • a complementary packet in which the data including the error element is replaced with the complementary data is transferred. Therefore, it is possible to minimize the influence of errors on the circuit elements in the interconnection apparatus and the destination information processing module.
  • An error control device in an interconnection device that mutually connects a plurality of information processing modules, a holding unit that temporarily holds an input packet, and an error in the packet
  • the error detecting means for detecting the error and the output means for reading the packet and outputting it to the destination information processing module only when the error is detected over the entire range of the packet.
  • FIG. 1 is a diagram showing a configuration of an information processing device including an error detection device according to an embodiment of the present invention.
  • FIG. 2 shows an example of a partition table.
  • FIG. 3 is a diagram for explaining a complementary operation.
  • FIG. 4 shows an embodiment of a selector circuit.
  • FIG. 1 is a diagram illustrating a configuration of an information processing device including an error control device according to an embodiment of the present invention.
  • the information processing apparatus is a server system 100 that executes corresponding information processing in response to a request from a client (not shown).
  • the server system 100 includes a plurality of system board modules (SB) 1, a cross-bar module (XB) 2, and a system control unit 3.
  • SB system board modules
  • XB cross-bar module
  • system control unit 3 system control unit
  • Each system board module 1 is an information processing module including a CPU, a memory, a transmission IZF unit, and a reception IZF unit.
  • the server system 100 has N + 1 system board modules (# 0 to # ?. Note that in FIG. 1, CPU and memory are omitted to make the drawing easier to see. Only the transmit IZF part and receive IZF part of each system board module 1 are listed, and each system board module 1 sends a packet to the desired one or more destination system board modules. can do.
  • the crossbar module 2 is connected to a plurality of system board modules 1, and provides a function of transferring packets between them.
  • the crossbar module 2 includes a plurality of receiving units (# 0 to #N) 10 and a plurality of transmitting units (# 0 to #N) 20 in order to provide this function.
  • Each receiving unit 10 is connected to the transmitting IZF unit of the system board module 1 uniquely corresponding to each receiving unit 10, and each transmitting unit 20 is connected to the receiving IZF unit of the system board module 1 uniquely corresponding to each receiving unit 10. It is connected. Then, the receiving unit 10 responds to the destination of the packet that also received the transmission IZF component of the system board module 1. Yes Transfer to one or more transmitters 20. With this configuration, packet transfer between system board modules 1 is realized.
  • the system control unit 3 controls the overall operation of the server system 100. Further, the system control unit 3 can execute the degeneracy control as one of the operations related to the error control of the present invention. That is, when an error packet is detected by an error detection unit 11 described later, the system control unit 3 can send a degeneration instruction to the system board module 1 that has transmitted the error packet. In this case, the system board module 1 that has received the degeneration instruction stops sending all or some of the packets until it receives the degeneration cancellation instruction.
  • the server system 100 configured as described above provides a partitioning function.
  • the system board modules (# 0, # 1) belong to partition A
  • the system board modules (# 2- # N) belong to partition B.
  • Partitions are defined by the partition table shown in Figure 2.
  • This partition table is managed by the system control unit 3 and distributed to each receiving unit 10.
  • Each receiving unit 10 sets a hardware circuit (for example, a register) for checking the destination of the packet according to the distributed partition table.
  • Each receiving unit 10 uses this hardware circuit to prohibit packet transfer between different partitions.
  • the solid line connecting the receiving unit 10 and the transmitting unit 20 is a path in which packet transmission is permitted, and the broken line is forbidden in packet transmission by the partitioning function. It is a path. Because of this function, the system board modules belonging to each partition can operate as independent computers.
  • a packet transferred via the crossbar module 2 basically includes a header (HD) and data units (D0 to D7) as shown in FIG.
  • the number of data units is not particularly limited. It is also possible to transfer a bucket that does not contain a data unit.
  • the header stores destination information, type information, cycle number information, and the like.
  • the destination information identifies the destination system board module of the packet.
  • the type information represents the packet type. Packets transferred between system board modules are addressed Peer-to-peer specified by destination information and transferred to one system board module
  • the cycle number information stores cycle number information for calculating the number of cycles necessary to transmit the data unit.
  • the cycle number information is realized by information indicating the number of data units. For example, in the example shown in FIG. 3, “8” is set as the cycle number information.
  • the header is assigned an error correcting code (ECC).
  • each data unit is assigned an error correction code.
  • error control is mainly executed in each receiver 10.
  • Each receiving unit 10 includes an error detecting unit 11, a packet complementing unit 12, and a transmission control unit 13.
  • the packet received from the corresponding system module board 1 is given in parallel to the error detection unit 11, the packet complementing unit 12, and the transmission control unit 13.
  • the receiving unit 10 is basically realized by a hardware circuit. However, some functions of the receiving unit 10 can be realized by software.
  • the error detection unit 11 determines the power / power of the received packet including an error element (that is, the power / power of an error packet).
  • error packets include packets with corrupted headers or data, and illegal or inappropriate packets.
  • An error packet is generated, for example, when the system board module 1 fails or when the bus between the system board module 1 and the crossbar module 2 is disconnected. Then, the error detection unit 11 monitors the following errors (1) to (4), and if an error is detected, notifies the system control unit 3 and the transmission control unit 13 of the fact.
  • ECC errors are checked for the header and each data unit. If the error can be corrected by ECC, it is necessary. There is no need to notify the system control unit 3 and the transmission control unit 13 of the error.
  • the error detection unit 11 starts a timer at the timing when the header of the received packet is detected.
  • the error detection unit 11 recognizes the number of data unit cycles of the packet by analyzing the header of the received packet.
  • the timer is initialized each time a data unit is received, and if a subsequent data unit cannot be received within a predetermined time, it is determined that a time-out error has occurred.
  • the packet complementing unit 12 analyzes the header of the received packet and detects the number of cycles of the data unit of the packet. The number of cycles detected is set in the cycle counter as shown in Figure 3. In this embodiment, “8” is set in the cycle counter. The cycle counter is decremented by 1 each time a subsequent data unit is received. At this time, if an error is detected by the error detection unit 11, the packet complementing unit 12 receives a complementary data generation request from the transmission control unit 13. The packet complementing unit 12 reads the counter value of the cycle counter at the timing of receiving this request, and generates the same number of complementary data units as the counter value. In this embodiment, when an error is detected in the data unit D4, the counter value of the cycle counter is “4”. Therefore, four complementary data units P1 to P4 are generated. The cycle counter is decremented to “0”. When this occurs, no complementary data unit is generated.
  • the data length of the complementary data unit is the same as the data length of the data unit stored in the packet transmitted from the system board module 1.
  • the data length of each data unit stored in each packet is constant, and the data length of each complementary data unit is also constant.
  • the content of the data string of each complementary data unit is not particularly limited, but is, for example, a predetermined data pattern indicating complementary data.
  • the packet complementing unit 12 outputs an error correction code corresponding to the complementary data unit together with the complementary data unit.
  • a configuration in which a set of complementary data units and corresponding error correction codes are held in the holding circuit in advance may be introduced. In this case, when a complementary data generation request is given, the packet complementing unit 12 repeatedly reads and outputs the holding circuit power as many times as necessary.
  • the transmission control unit 13 sends the above-described complementary data generation request to the packet complementing unit 12. Further, the transmission control unit 13 includes a selector circuit 14 shown in FIG. A received packet is given to the first input terminal of the selector circuit 14, and the packet complementing unit 12 is connected to the second input terminal.
  • the switch SW1 selects the first or second input terminal according to the error detection signal indicating the detection result in the error detection unit 11. In this embodiment, during a period in which no error is detected, the first input terminal is selected, and the received packet data is guided to the switch SW2. On the other hand, when an error is detected, the second input terminal is selected, and the complementary data generated by the packet complementing unit 12 is guided to the switch SW2.
  • Switch SW2 selects an output terminal according to the destination information stored in the header of the received packet.
  • the switch SW2 guides the packet data to all the system board modules 1 in the same partition according to the type information in which the header power of the packet is detected.
  • an error is detected in the data unit D4.
  • the selector circuit 14 selects and outputs the received packet before the error is detected. In other words, the header and data units DO to D3 are output.
  • the transmission control unit 13 receives the complementary data.
  • a data generation request is generated and sent to the packet complementing unit 12.
  • the packet counter 12 has a counter of “4”. Therefore, the packet complementation unit 12 generates four supplementary data units P1 to P4 and transmits them to the transmission control unit 13.
  • the selector circuit 14 controls the switch SW1 to select and output the complementary data units P1 to P4 instead of the data units D4 to D8. That is, the transmission control unit 13 outputs a complementary packet including a header, data units DO to D3, and complementary data units P1 to P4. At this time, the data units D4 to D8 are discarded and the bus closing operation is realized.
  • the error control apparatus when the error control apparatus according to the embodiment detects an error packet, the error control apparatus outputs a complementary packet in which the data unit including the error element and the subsequent data unit are replaced with the complementary data unit.
  • the complementary data unit does not include an error element. Therefore, the transmitting unit 20 and the destination system board module 1 connected to the subsequent stage of the receiving unit 10 can continue normal operation or normal operation, and the influence of the error will not spread.
  • the transmission unit 20 and the destination system board module 1 have a function of checking a timeout error. Then, it is assumed that the receiving unit 10 cannot receive the data units D4 to D7 that the data units DO to D3 have received within a predetermined time after receiving the header of a certain packet. In other words, it is assumed that a time-out error is detected in the receiving unit 10. In this case, in the conventional crossbar module, the reception unit 10 transfers only the header and the data units D0 to D3 to the transmission unit 20 and the destination system board module 1. Therefore, a timeout error also occurs in the transmission unit 20 and the destination system board module 1. In other words, the effects of errors will spread.
  • the crossbar module 2 including the error control device in the above-described case, the transmission unit 20 and the destination system board module include the complementary data units P1 to P4 following the header and the data units DO to D3. Transfer to 1. Therefore, a timeout error does not occur in the transmission unit 20 and the destination system board module 1.
  • the corresponding error correction codes are assigned to the complementary data units P1 to P4, ECC errors may not occur in the transmission unit 20 and the destination system board module 1. . That is, error diffusion is avoided.
  • the error detection unit 11 notifies the selector circuit 14 that a destination error has occurred using an error detection signal. Then, the selector circuit 14 immediately closes the switch SW2. Therefore, it is possible to prevent a packet including wrong destination information from being transferred to the wrong destination according to the destination information. That is, at least one partition will not be affected by the error that occurred.
  • the partition A including the system board module (# 0) basically cannot continue to operate. Then, computer resources (mainly software resources) belonging to partition A are initialized. However, other partitions can continue to operate without being affected by the error that occurred in partition A. In Partition A, you can restart only the other system board modules except the failed system board module (# 0).
  • the switch SW2 of the selector circuit 14 may stop all packet output until a maintenance operation is completed once an error is detected, or may be specified. The output of only this type of packet may be permitted.
  • the specific type of packet is, for example, a maintenance packet, and is identified by the type information stored in the header.
  • the influence range of the error can be kept to the minimum.
  • stable operation can be obtained without stopping the entire system (especially the operation of other partitions). Therefore, it becomes possible to provide a large-scale server system with high reliability.
  • the power indicating a configuration for transmitting a packet between system board modules is not limited to this.
  • the present invention can be widely applied to configurations for transmitting data between system board modules.
  • the transmission control unit 13 When the transmission control unit 13 receives the header of the packet, the final data unit of the packet is transmitted. The received data units can be output sequentially to the corresponding transmitting unit 20 without waiting for the data.
  • the transmission control unit 13 of the error control device includes a knot holding unit 15 and holds the packet until the final data unit is received. Then, the transmission control unit 13 outputs the packet to the corresponding transmission unit 10 when no error is detected in all the cycles of the packet.
  • Each transmitter 20 of the crossbar module 2 may be provided with an error notification function.
  • the error notification function includes an operation to notify the system board module 1 in which a failure has occurred to the effect that an error has been detected in the crossbar module 2.
  • a knot or a dedicated line may be used.
  • the system board module 1 that received the error notification stops, for example, the subsequent packet transmission.

Abstract

　クロスバモジュール（２）には、複数のシステムボードモジュール（１）が接続されている。エラー検出部（１１）は、対応するシステムボードモジュール（１）から受信したパケットのエラーを検出する。伝送制御部（１３）は、エラー検出部（１１）によりエラーが検出されると、補完データ生成要求を発行する。パケット補完部（１２）は、補完データ生成要求を受け取ると、補完データを生成する。セレクタ回路（１４）は、エラーパケットを受信すると、エラー要素を含むデータユニットを補完データに置き換えた補完パケットを出力する。

Description

明 細 書
エラー制御装置
技術分野
[0001] 本発明は、複数の情報処理モジュールを相互に接続する相互接続装置に係わり、 特に、その相互接続装置において検出されるエラーを制御する技術に係わる。 背景技術
[0002] 従来より、複数の情報処理モジュールを相互に接続して大規模サーバシステムを 実現する構成が知られている。ここで、各情報処理モジュールは、それぞれ、 CPU およびメモリを備え、与えられたプログラムに対応する情報処理を行うことができる。そ して、互いに接続する情報処理モジュールの個数を増やすことにより、サーバシステ ムを拡張することができる。
[0003] 複数の情報処理モジュールは、相互接続装置としてのクロスバモジュールにより相 互に接続される。クロスバモジュールは、情報処理モジュール間で情報 (ここでは、情 報を格納したパケット）を中継 Z伝送する。
[0004] 上記構成のサーバシステムにおいて、故障した情報処理モジュール力 パケットが 送出された場合、あるいは情報処理モジュールとクロスバモジュールとの間のバスが 断線した場合などには、不正または不適切なパケット（以下、エラーパケット）がクロス バモジュールに入力されることになる。し力し、従来の多くのクロスバモジュールは、 エラーパケットを処理するための機能を備えていな力つた。このため、エラーパケット による影響がクロスバモジュール内の回路要素および Zまたは他の情報処理モジュ ールに及び、以降の動作を継続できなくなるおそれがある。この場合、サーバシステ ム全体 (または、サーバシステム内の多くの回路要素）をいつたん停止し、故障箇所 を調査および修理した後に再起動する必要がある。
[0005] クロスバモジュール内にエラーパケットを検出する機能を設けた構成も知られている 。このシステムでは、エラーパケットを検出すると、ソフトウェア処理により、そのエラー パケットを送出した情報処理モジュールの動作を停止する。しかし、この構成では、 エラーパケット自体は廃棄されることなく転送されてしまうので、エラーが拡散するお それがある。また、エラーパケットを送出した情報処理モジュールの動作を停止する までの間、さらなるエラーパケットが送出されるおそれもある。
[0006] なお、最近の多くの大規模サーバシステムは、 CPUおよびメモリ等のコンピュータ 資源を複数のグループ (以下、パーティション）に分割し、仮想的に独立した複数のコ ンピュータとして動作させるパーティショユング機能を導入している。そして、このパー ティショユング機能は、例えば、複数の情報処理モジュールをグループィ匕することに より実現される。しかし、従来技術においては、エラーパケットによる影響がパーティ シヨンを越えて拡散し、サーバシステム全体 (または、サーバシステム内の多くの回路 要素）が停止するおそれがある。この場合、サーバシステムの安定稼動が長時間に 渡って阻害されることとなる。
発明の開示
[0007] 本発明の目的は、複数の情報処理モジュールを備える情報処理システムにお！/、て 、発生したエラーの影響が及ぶ範囲を可能な限り小さくすることである。
本発明のエラー制御装置は、複数の情報処理モジュールを相互に接続する相互 接続装置に設けられ、入力パケットのエラーを検出するエラー検出手段と、前記パケ ットにおいてエラーが検出された位置に応じて補完データを生成する補完データ生 成手段と、前記エラーが検出されたデータユニットおよびその後続のデータユニット を前記補完データに置き換えた補完パケットを出力する出力手段、を有する。
[0008] 上記エラー制御装置によれば、相互接続装置内の回路要素および宛て先情報処 理モジュールへエラーパケットが転送されることはない。このとき、エラーパケットの代 わりに、エラー要素を含むデータが補完データに置き換えられた補完パケットが転送 される。よって、相互接続装置内の回路要素および宛て先情報処理モジュールに及 ぶエラーの影響を最小限に留めることができる。
[0009] 本発明の他の態様のエラー制御装置は、複数の情報処理モジュールを相互に接 続する相互接続装置に設けられ、入力パケットを一時的に保持する保持手段と、前 記パケットのエラーを検出するエラー検出手段と、前記パケットの全範囲に渡ってェ ラーが検出されな力つたときに限り、前記保持手段力もパケットを読み出して宛て先 情報処理モジュールへ出力する出力手段、を有する。 [0010] 上記エラー制御装置によれば、相互接続装置内の回路要素および宛て先情報処 理モジュールへエラーパケットが転送されることを確実に回避できる。
図面の簡単な説明
[0011] [図 1]本発明の実施形態のエラー検出装置を備えた情報処理装置の構成を示す図 である。
[図 2]パーティションテーブルの実施例である。
[図 3]補完動作について説明する図である。
[図 4]セレクタ回路の実施例である。
発明を実施するための最良の形態
[0012] 図 1は、本発明の実施形態のエラー制御装置を備えた情報処理装置の構成を示 す図である。なお、以下の説明では、情報処理装置は、不図示のクライアントからの 要求に応じて対応する情報処理を実行するサーバシステム 100であるものとする。
[0013] サーバシステム 100は、複数のシステムボードモジュール (SB) 1、クロスバモジユー ル (XB) 2、システム制御部 3を備える。
各システムボードモジュール 1は、それぞれ、 CPU、メモリ、送信 IZF部、受信 IZF 部を備えた情報処理モジュールである。この実施例では、サーバシステム 100は、 N + 1個のシステムボードモジュール（#0〜#? を備ぇてぃる。なお、図 1では、図面 を見やすくするために、 CPUおよびメモリ等は省略されており、各システムボードモジ ユール 1の送信 IZF部および受信 IZF部のみが記載されている。そして、各システム ボードモジュール 1は、所望の 1または複数の宛て先システムボードモジュールへパ ゲットを送信することができる。
[0014] クロスバモジュール 2は、複数のシステムボードモジュール 1が接続されており、それ らの間でパケットを転送する機能を提供する。クロスバモジュール 2は、この機能を提 供するために、複数の受信部（ # 0〜 # N) 10および複数の送信部（ # 0〜 # N) 20 を備える。各受信部 10は、それぞれ、一意に対応するシステムボードモジュール 1の 送信 IZF部に接続されており、また、各送信部 20は、それぞれ、一意に対応するシ ステムボードモジュール 1の受信 IZF部に接続されている。そして、受信部 10は、シ ステムボードモジュール 1の送信 IZF部力も受信したパケットを、その宛て先に対応 する 1または複数の送信部 20へ転送する。この構成により、システムボードモジユー ル 1間のパケット転送が実現される。
[0015] システム制御部 3は、サーバシステム 100の全体動作を制御する。また、システム制 御部 3は、本発明のエラー制御に係わる動作の 1つとして、縮退制御を実行すること ができる。すなわち、システム制御部 3は、後述するエラー検出部 11によりエラーパ ケットが検出されると、そのエラーパケットを送出したシステムボードモジュール 1に対 して縮退指示を送ることができる。この場合、縮退指示を受け取ったシステムボードモ ジュール 1は、縮退解除指示を受け取るまで、全てのまたは一部のパケットの送出を 停止する。
[0016] 上記構成のサーバシステム 100は、パーティショユング機能を提供する。この実施 例では、システムボードモジュール（# 0、 # 1)がパーティション Aに属し、システムボ ードモジュール（# 2〜# N)がパーティション Bに属している。パーティションは、図 2 に示すパーティションテーブルにより定義される。このパーティションテーブルは、シ ステム制御部 3により管理され、また、各受信部 10に配布される。各受信部 10は、配 布されたパーティションテーブルに従って、パケットの宛て先をチェックするためのハ 一ドウエア回路 (例えば、レジスタ）の設定を行う。そして、各受信部 10は、このハード ウェア回路を利用して、異なるパーティション間のパケット転送を禁止する。なお、図 1 において、受信部 10と送信部 20との間を接続する実線は、パケットの伝送が許可さ れているパスであり、破線は、パーティショユング機能によりパケットの伝送が禁止さ れているパスである。この機能〖こより、各パーティションに属するシステムボードモジュ ールは、互いに独立したコンピュータとして動作することができる。
[0017] クロスバモジュール 2を介して転送されるパケットは、基本的に、図 3に示すように、 ヘッダ（HD)およびデータユニット（D0〜D7)を含んで構成される。ここで、データュ ニットの個数は、特に限定されるものではない。また、データユニットを含まないバケツ トを転送することも可能である。
[0018] ヘッダには、宛て先情報、タイプ情報、サイクル数情報等が格納されて 、る。宛て 先情報は、パケットの宛て先システムボードモジュールを識別する。タイプ情報は、パ ケット種別を表す。なお、システムボードモジュール間で転送されるパケットは、宛て 先情報により指定されて 、る 1つのシステムボードモジュールへ転送されるピア ·ツー
'ピアパケット、およびパーティション内の全てのシステムボードモジュールへ転送さ れるブロードキャストパケットを含む。 CPU力 メモリへのデータ伝送は、基本的に、 ピア 'ツー'ピアパケットが使用される。また、 CPUのキャッシュ状態を調査する為のァ ドレススヌープでは、ブロードキャストパケットが使用される。サイクル数情報は、デー タユニットを伝送するために必要なサイクル数を計算するためのサイクル数情報など が格納されている。ここで、パケットを伝送するためのバスの幅が固定である場合は、 サイクル数情報は、データユニットの個数を表す情報により実現される。例えば、図 3 に示す例では、サイクル数情報として「8」が設定されることになる。なお、ヘッダには 、エラー訂正符号（ECC : Error Correcting Code )が付与されている。
[0019] 各データユニットのデータ格納領域の大きさは、基本的に、互いに同じである。また 、各データユニットには、それぞれ、エラー訂正符号が付与されている。
次に、本発明に係わるエラー制御動作について説明する。なお、エラー制御は、主 に、各受信部 10において実行される。
[0020] 各受信部 10は、それぞれ、エラー検出部 11、パケット補完部 12、伝送制御部 13を 備える。そして、対応するシステムモジュールボード 1から受信したパケットは、エラー 検出部 11、パケット補完部 12、伝送制御部 13に並列に与えられる。なお、受信部 1 0は、基本的には、ハードウェア回路で実現される。ただし、受信部 10の一部の機能 をソフトウェアにより実現することも可能である。
[0021] エラー検出部 11は、受信パケットがエラー要素を含んでいる力否力 (すなわち、ェ ラーパケットである力否力 )を判断する。なお、エラーパケットは、ヘッダまたはデータ が破壊されたパケット、不正または不適切なパケットなどを含む。また、エラーパケット は、例えば、システムボードモジュール 1が故障した場合、システムボードモジュール 1とクロスバモジュール 2との間のバスが断線した場合などに発生する。そして、エラ 一検出部 11は、下記のエラー（1)〜 (4)をモニタし、エラーが検出された場合にはそ の旨をシステム制御部 3および伝送制御部 13に通知する。
[0022] (l) ECCエラーをチェックする。 ECCエラーは、ヘッダおよび各データユニットのそ れぞれについてチェックされる。なお、 ECCによりエラーを訂正できた場合には、必 ずしもそのエラーをシステム制御部 3および伝送制御部 13に通知する必要はない。
[0023] (2)パケットの宛て先が適切力否かをチェックする。具体的には、例えば、パケット の送信元システムボードモジュールおよび宛て先システムボードモジュールが同一 のパーティションに属しているか否かをチェックする。そして、送信元システムボード モジュールおよび宛て先システムボードモジュールが異なるパーティションに属して いた場合は、宛て先エラーが発生したと判断される。なお、宛て先エラーのチェック は、基本的に、ピア 'ツー'ピアパケットに対して実行される。
[0024] (3)タイムアウトエラーをチェックする。すなわち、エラー検出部 11は、受信パケット のヘッダを検出したタイミングでタイマを起動する。また、エラー検出部 11は、受信パ ケットのヘッダを解析することによりそのパケットのデータユニットのサイクル数を認識 する。そして、データユニットを受信するごとにタイマを初期化し、所定時間内に後続 のデータユニットを受信できな力つたときは、タイムアウトエラーが発生したものと判断 する。
[0025] (4)受信パケットのフォーマットが正規のフォーマットと異なって 、た場合、受信する はずのないデータが含まれていた場合などには、不正コマンドエラーが発生したもの と判断する。なお、「受信するはずのないデータ」とは、例えば、パケット内の所定の 領域に所定の値が設定されることが規格等により定められている場合に、その領域に 異なる値が書き込まれているケースが該当する。
[0026] パケット補完部 12は、受信パケットのヘッダを解析し、そのパケットのデータユニット のサイクル数を検出する。検出されたサイクル数は、図 3に示すように、サイクルカウ ンタに設定される。この実施例では、サイクルカウンタに「8」が設定されている。サイク ルカウンタは、後続のデータユニットを受信するごとに 1ずつデクリメントされる。このと き、エラー検出部 11によりエラーが検出されると、パケット補完部 12は、伝送制御部 13から補完データ生成要求を受け取る。パケット補完部 12は、この要求を受信した タイミングでサイクルカウンタのカウンタ値を読み出し、そのカウンタ値と同数の補完 データユニットを生成する。この実施例では、データユニット D4においてエラーが検 出されたとき、サイクルカウンタのカウンタ値は「4」である。よって、 4個の補完データ ユニット P1〜P4が生成されている。なお、サイクルカウンタが「0」までデクリメントされ たときは、補完データユニットは生成されない。
[0027] 補完データユニットのデータ長は、システムボードモジュール 1から送出されるパケ ットに格納されているデータユニットのデータ長と同じである。ここでは、各パケットに 格納されている各データユニットのデータ長は一定であり、各補完データユニットの データ長も一定であるものとする。また、各補完データユニットのデータ列の内容は、 特に限定されるものではないが、例えば、補完データであることを示す予め決められ たデータパターンである。そして、パケット補完部 12は、補完データユニットと共に、 その補完データユニットに対応するエラー訂正符号を出力する。なお、 1組の補完デ ータユニットおよび対応するエラー訂正符号を予め保持回路に保持しておく構成を 導入してもよい。この場合、パケット補完部 12は、補完データ生成要求が与えられる と、その保持回路力 それらを必要回数だけ繰り返し読み出して出力する。
[0028] 伝送制御部 13は、エラー検出部 11においてエラーが検出されると、上述した補完 データ生成要求をパケット補完部 12に送る。また、伝送制御部 13は、図 4に示すセ レクタ回路 14を備える。セレクタ回路 14の第 1の入力端子には受信パケットが与えら れ、第 2の入力端子にはパケット補完部 12が接続されている。スィッチ SW1は、エラ 一検出部 11における検出結果を表すエラー検出信号に従って、第 1または第 2の入 力端子を選択する。この実施例では、エラーが検出されていない期間は、第 1の入力 端子が選択され、受信パケットデータがスィッチ SW2へ導かれる。一方、エラーが検 出されると、第 2の入力端子が選択され、パケット補完部 12により生成される補完デ ータがスィッチ SW2へ導かれる。そして、スィッチ SW2は、受信パケットのヘッダに格 納されている宛て先情報に従って、出力端子を選択する。なお、ブロードキャストパケ ットを受信したときは、スィッチ SW2は、そのパケットのヘッダ力も検出されたタイプ情 報に従って、同一パーティション内のすべてのシステムボードモジュール 1へパケット データを導く。
[0029] 図 3に示す例では、データユニット D4においてエラーが検出されている。この場合 、セレクタ回路 14は、エラーが検出される前は、受信パケットを選択して出力する。す なわち、ヘッダおよびデータユニット DO〜D3が出力される。続いて、データユニット D4においてエラーが検出された旨の通知を受け取ると、伝送制御部 13は、補完デ ータ生成要求を生成してパケット補完部 12に送る。このとき、パケット補完部 12のサ イタルカウンタは「4」である。よって、パケット補完部 12は、 4個の補完データユニット P1〜P4を生成して伝送制御部 13へ送信する。そして、セレクタ回路 14は、スィッチ SW1を制御し、データユニット D4〜D8の代わりに補完データユニット P1〜P4を選 択して出力する。すなわち、伝送制御部 13は、ヘッダ、データユニット DO〜D3、補 完データユニット P1〜P4から構成される補完パケットを出力する。このとき、データュ ニット D4〜D8は廃棄され、バス閉塞動作が実現される。
[0030] このように、実施形態のエラー制御装置は、エラーパケットを検出すると、エラー要 素を含んだデータユニットおよびその後続のデータユニットを補完データユニットに 置き換えた補完パケットを出力する。ここで、補完データユニットは、エラー要素を含 んでいない。したがって、受信部 10の後段に接続される送信部 20および宛て先シス テムボードモジュール 1は、通常動作あるいは正常動作を継続することができ、エラ 一の影響が拡散することはな 、。
[0031] 例えば、送信部 20および宛て先システムボードモジュール 1がタイムアウトエラーを チェックする機能を備えているものとする。そして、受信部 10は、あるパケットのヘッダ を受信した後の所定時間内に、データユニット DO〜D3は受信できた力 データュ- ット D4〜D7は受信できなかったものとする。すなわち、受信部 10においてタイムァゥ トエラーが検出されたものとする。この場合、従来のクロスバモジュールにおいては、 受信部 10は、ヘッダおよびデータユニット D0〜D3のみを送信部 20および宛て先シ ステムボードモジュール 1へ転送する。したがって、送信部 20および宛て先システム ボードモジュール 1においても同様にタイムアウトエラーが発生してしまう。すなわち、 エラーの影響が拡散してしまう。これに対して、実施形態のエラー制御装置を備える クロスバモジュール 2は、上述のケースにおいては、ヘッダおよびデータユニット DO 〜D3に続いて補完データユニット P1〜P4を送信部 20および宛て先システムボード モジュール 1へ転送する。したがって、送信部 20および宛て先システムボードモジュ ール 1においてタイムアウトエラーが発生することはない。また、補完データユニット P 1〜P4にはそれぞれ対応するエラー訂正符号が付与されているので、送信部 20お よび宛て先システムボードモジュール 1にお 、て ECCエラーが発生することもな!/、。 すなわち、エラーの拡散は回避される。
[0032] 別の例として、受信部 10において宛て先エラーが検出されたものとする。この場合 、エラー検出部 11は、エラー検出信号を用いて宛て先エラーが発生した旨をセレク タ回路 14に通知する。そうすると、セレクタ回路 14は、即座にスィッチ SW2を閉塞す る。したがって、誤った宛て先情報を含んだパケットがその宛て先情報に従って誤つ た宛て先へ転送されることが回避される。すなわち、少なくとも、あるパーティションに お 、て発生したエラーの影響が他のパーティションに及ぶことはな 、。
[0033] 図 1に示す構成において、例えば、システムボードモジュール（# 0)が故障すると、 そのシステムボードモジュール（# 0)を含むパーティション Aでは、基本的に、動作を 継続できなくなる。そうすると、パーティション Aに属するコンピュータ資源（主に、ソフ トウエア資源）は、初期化される。しかし、他のパーティションでは、パーティション Aで 発生したエラーの影響を受けることはなぐ動作を継続することができる。また、パー テイシヨン Aでは、故障したシステムボードモジュール（ # 0)を除く他のシステムボード モジュールのみを再起動して動作を再開してもよ 、。
[0034] なお、セレクタ回路 14のスィッチ SW2は、いったんエラーが検出された後は、保守 作業が完了するまでの期間、すべてのパケット出力を停止するようにしてもよいし、或 いは、特定の種類のパケットのみの出力を許可するようにしてもよい。ここで、特定の 種類のパケットは、例えば、メンテナンスのためのパケットであり、ヘッダに格納されて いるタイプ情報により識別される。
[0035] このように、実施形態のエラー制御装置を導入すれば、エラーの影響範囲を最小 限に留めることができる。この結果、システム全体 (特に、他のパーティションの動作） を停止することなぐ安定稼動が得られる。よって、信頼性の高い大規模サーバシス テムを提供することが可能となる。
[0036] なお、上述の実施例では、システムボードモジュール間でパケットを伝送する構成 を示した力 本発明はこれに限定されるものではない。すなわち、本発明は、システ ムボードモジュール間でデータを伝送する構成に広く適用可能である。
[0037] <他の実施形態 >
伝送制御部 13は、パケットのヘッダを受信すると、そのパケットの最終データュニッ トを待つことなぐ受信したデータユニットを、順次、対応する送信部 20へ出力するこ とができる。これに対して、他の実施形態のエラー制御装置の伝送制御部 13は、ノ ケット保持部 15を備え、最終データユニットを受信するまでそのパケットを保持する。 そして、伝送制御部 13は、そのパケットの全サイクルにおいてエラーが検出されなか つたときに、そのパケットを対応する送信部 10へ出力する。この構成を導入すると、サ イタル数の長いパケットの伝送効率が低下する力 エラーパケットに起因する無駄な トラヒックおよび無駄な動作を回避することができる。また、エラーの拡散を確実に回 避できる。
クロスバモジュール 2の各送信部 20にエラー通知機能を設けるようにしてもよい。ェ ラー通知機能は、クロスバモジュール 2においてエラーが検出された旨を、故障の発 生したシステムボードモジュール 1に通知する動作を含む。エラーの通知は、ノ ケット を利用してもよいし、専用線を利用してもよい。エラー通知を受けたシステムボードモ ジュール 1は、例えば、以降のパケット送出を停止する。

Claims

請求の範囲
[1] 複数の情報処理モジュールを相互に接続する相互接続装置に設けられるエラー制 御装置であって、
入力パケットのエラーを検出するエラー検出手段と、
前記パケットにおいてエラーが検出された位置に応じて補完データを生成する補 完データ生成手段と、
前記エラーが検出されたデータユニットおよびその後続のデータユニットを前記補 完データに置き換えた補完パケットを出力する出力手段、
を有するエラー制御装置。
[2] 前記入力パケットは、そのパケット内に格納されているデータユニットの個数を表す 情報を備えており、
前記補完データ生成手段は、前記エラー検出手段によりエラーが検出されたデー タユニット以降のデータユニットの個数をカウントし、その個数だけ補完データを生成 する
ことを特徴とする請求項 1に記載のエラー制御装置。
[3] 前記入力パケットは、エラー訂正符号が付与されたデータユニットを含んで構成さ れており、
前記補完データ生成手段は、エラー訂正符号が付与された補完データを生成する ことを特徴とする請求項 1に記載のエラー制御装置。
[4] 前記複数の情報処理モジュールの中の第 1の情報処理モジュール力 送出された パケットにお 、てエラーが検出された後、その第 1の情報処理モジュール力も受信し たすベてのパケットを廃棄する廃棄手段、
をさらに有することを特徴とする請求項 1に記載のエラー制御装置。
[5] 前記複数の情報処理モジュールの中の第 1の情報処理モジュール力 送出された パケットにお 、てエラーが検出された後、その第 1の情報処理モジュール力も受信し たパケットの中の所定の種別のパケット以外のパケットを廃棄する廃棄手段、 をさらに有することを特徴とする請求項 1に記載のエラー制御装置。
[6] 前記複数の情報処理モジュールの中の第 1の情報処理モジュール力 送出された パケットにおいてエラーが検出されたときに、その第 1の情報処理モジュールにエラ 一の発生を通知する通知手段、
をさらに有することを特徴とする請求項 1に記載のエラー制御装置。
[7] 前記複数の情報処理モジュールを 2以上のグループに分割するパーティション手 段をさらに有し、
前記エラー検出手段は、第 1のグループに属する情報処理モジュール力 送出さ れたパケットの宛て先が第 2のグループに属する情報処理モジュールを含んでいたと きにエラーが発生したと判断する
ことを特徴とする請求項 1に記載のエラー制御装置。
[8] 複数の情報処理モジュールを相互に接続する相互接続装置に設けられるエラー制 御装置であって、
入力パケットを一時的に保持する保持手段と、
前記パケットのエラーを検出するエラー検出手段と、
前記パケットの全範囲に渡ってエラーが検出されなかったときに限り、前記保持手 段力 パケットを読み出して宛て先情報処理モジュールへ出力する出力手段、 を有するエラー制御装置。
[9] 複数の情報処理モジュールを相互に接続する相互接続装置にぉ 、てエラーを制 御する方法であって、
入力パケットのエラーをモニタし、
前記パケットにおいてエラーが検出された位置に応じて補完データを生成し、 前記エラーが検出されたデータユニットおよびその後続のデータユニットを前記補 完データに置き換えた補完パケットを出力する、
ことを特徴とするエラー制御方法。
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