JPWO2007096987A1 - エラー制御装置 - Google Patents

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Abstract

クロスバモジュール(2)には、複数のシステムボードモジュール(1)が接続されている。エラー検出部(11)は、対応するシステムボードモジュール(1)から受信したパケットのエラーを検出する。伝送制御部(13)は、エラー検出部(11)によりエラーが検出されると、補完データ生成要求を発行する。パケット補完部(12)は、補完データ生成要求を受け取ると、補完データを生成する。セレクタ回路(14)は、エラーパケットを受信すると、エラー要素を含むデータユニットを補完データに置き換えた補完パケットを出力する。

Description

本発明は、複数の情報処理モジュールを相互に接続する相互接続装置に係わり、特に、その相互接続装置において検出されるエラーを制御する技術に係わる。
従来より、複数の情報処理モジュールを相互に接続して大規模サーバシステムを実現する構成が知られている。ここで、各情報処理モジュールは、それぞれ、CPUおよびメモリを備え、与えられたプログラムに対応する情報処理を行うことができる。そして、互いに接続する情報処理モジュールの個数を増やすことにより、サーバシステムを拡張することができる。
複数の情報処理モジュールは、相互接続装置としてのクロスバモジュールにより相互に接続される。クロスバモジュールは、情報処理モジュール間で情報(ここでは、情報を格納したパケット)を中継/伝送する。
上記構成のサーバシステムにおいて、故障した情報処理モジュールからパケットが送出された場合、あるいは情報処理モジュールとクロスバモジュールとの間のバスが断線した場合などには、不正または不適切なパケット(以下、エラーパケット)がクロスバモジュールに入力されることになる。しかし、従来の多くのクロスバモジュールは、エラーパケットを処理するための機能を備えていなかった。このため、エラーパケットによる影響がクロスバモジュール内の回路要素および/または他の情報処理モジュールに及び、以降の動作を継続できなくなるおそれがある。この場合、サーバシステム全体(または、サーバシステム内の多くの回路要素)をいったん停止し、故障箇所を調査および修理した後に再起動する必要がある。
クロスバモジュール内にエラーパケットを検出する機能を設けた構成も知られている。このシステムでは、エラーパケットを検出すると、ソフトウェア処理により、そのエラーパケットを送出した情報処理モジュールの動作を停止する。しかし、この構成では、エラーパケット自体は廃棄されることなく転送されてしまうので、エラーが拡散するおそれがある。また、エラーパケットを送出した情報処理モジュールの動作を停止するまでの間、さらなるエラーパケットが送出されるおそれもある。
なお、最近の多くの大規模サーバシステムは、CPUおよびメモリ等のコンピュータ資源を複数のグループ(以下、パーティション)に分割し、仮想的に独立した複数のコンピュータとして動作させるパーティショニング機能を導入している。そして、このパーティショニング機能は、例えば、複数の情報処理モジュールをグループ化することにより実現される。しかし、従来技術においては、エラーパケットによる影響がパーティションを越えて拡散し、サーバシステム全体(または、サーバシステム内の多くの回路要素)が停止するおそれがある。この場合、サーバシステムの安定稼動が長時間に渡って阻害されることとなる。
本発明の目的は、複数の情報処理モジュールを備える情報処理システムにおいて、発生したエラーの影響が及ぶ範囲を可能な限り小さくすることである。
本発明のエラー制御装置は、複数の情報処理モジュールを相互に接続する相互接続装置に設けられ、入力パケットのエラーを検出するエラー検出手段と、前記パケットにおいてエラーが検出された位置に応じて補完データを生成する補完データ生成手段と、前記エラーが検出されたデータユニットおよびその後続のデータユニットを前記補完データに置き換えた補完パケットを出力する出力手段、を有する。
上記エラー制御装置によれば、相互接続装置内の回路要素および宛て先情報処理モジュールへエラーパケットが転送されることはない。このとき、エラーパケットの代わりに、エラー要素を含むデータが補完データに置き換えられた補完パケットが転送される。よって、相互接続装置内の回路要素および宛て先情報処理モジュールに及ぶエラーの影響を最小限に留めることができる。
本発明の他の態様のエラー制御装置は、複数の情報処理モジュールを相互に接続する相互接続装置に設けられ、入力パケットを一時的に保持する保持手段と、前記パケットのエラーを検出するエラー検出手段と、前記パケットの全範囲に渡ってエラーが検出されなかったときに限り、前記保持手段からパケットを読み出して宛て先情報処理モジュールへ出力する出力手段、を有する。
上記エラー制御装置によれば、相互接続装置内の回路要素および宛て先情報処理モジュールへエラーパケットが転送されることを確実に回避できる。
本発明の実施形態のエラー検出装置を備えた情報処理装置の構成を示す図である。 パーティションテーブルの実施例である。 補完動作について説明する図である。 セレクタ回路の実施例である。
図1は、本発明の実施形態のエラー制御装置を備えた情報処理装置の構成を示す図である。なお、以下の説明では、情報処理装置は、不図示のクライアントからの要求に応じて対応する情報処理を実行するサーバシステム100であるものとする。
サーバシステム100は、複数のシステムボードモジュール(SB)1、クロスバモジュール(XB)2、システム制御部3を備える。
各システムボードモジュール1は、それぞれ、CPU、メモリ、送信I/F部、受信I/F部を備えた情報処理モジュールである。この実施例では、サーバシステム100は、N+1個のシステムボードモジュール(#0〜#N)を備えている。なお、図1では、図面を見やすくするために、CPUおよびメモリ等は省略されており、各システムボードモジュール1の送信I/F部および受信I/F部のみが記載されている。そして、各システムボードモジュール1は、所望の1または複数の宛て先システムボードモジュールへパケットを送信することができる。
クロスバモジュール2は、複数のシステムボードモジュール1が接続されており、それらの間でパケットを転送する機能を提供する。クロスバモジュール2は、この機能を提供するために、複数の受信部(#0〜#N)10および複数の送信部(#0〜#N)20を備える。各受信部10は、それぞれ、一意に対応するシステムボードモジュール1の送信I/F部に接続されており、また、各送信部20は、それぞれ、一意に対応するシステムボードモジュール1の受信I/F部に接続されている。そして、受信部10は、システムボードモジュール1の送信I/F部から受信したパケットを、その宛て先に対応する1または複数の送信部20へ転送する。この構成により、システムボードモジュール1間のパケット転送が実現される。
システム制御部3は、サーバシステム100の全体動作を制御する。また、システム制御部3は、本発明のエラー制御に係わる動作の1つとして、縮退制御を実行することができる。すなわち、システム制御部3は、後述するエラー検出部11によりエラーパケットが検出されると、そのエラーパケットを送出したシステムボードモジュール1に対して縮退指示を送ることができる。この場合、縮退指示を受け取ったシステムボードモジュール1は、縮退解除指示を受け取るまで、全てのまたは一部のパケットの送出を停止する。
上記構成のサーバシステム100は、パーティショニング機能を提供する。この実施例では、システムボードモジュール(#0、#1)がパーティションAに属し、システムボードモジュール(#2〜#N)がパーティションBに属している。パーティションは、図2に示すパーティションテーブルにより定義される。このパーティションテーブルは、システム制御部3により管理され、また、各受信部10に配布される。各受信部10は、配布されたパーティションテーブルに従って、パケットの宛て先をチェックするためのハードウェア回路(例えば、レジスタ)の設定を行う。そして、各受信部10は、このハードウェア回路を利用して、異なるパーティション間のパケット転送を禁止する。なお、図1において、受信部10と送信部20との間を接続する実線は、パケットの伝送が許可されているパスであり、破線は、パーティショニング機能によりパケットの伝送が禁止されているパスである。この機能により、各パーティションに属するシステムボードモジュールは、互いに独立したコンピュータとして動作することができる。
クロスバモジュール2を介して転送されるパケットは、基本的に、図3に示すように、ヘッダ(HD)およびデータユニット(D0〜D7)を含んで構成される。ここで、データユニットの個数は、特に限定されるものではない。また、データユニットを含まないパケットを転送することも可能である。
ヘッダには、宛て先情報、タイプ情報、サイクル数情報等が格納されている。宛て先情報は、パケットの宛て先システムボードモジュールを識別する。タイプ情報は、パケット種別を表す。なお、システムボードモジュール間で転送されるパケットは、宛て先情報により指定されている1つのシステムボードモジュールへ転送されるピア・ツー・ピアパケット、およびパーティション内の全てのシステムボードモジュールへ転送されるブロードキャストパケットを含む。CPUからメモリへのデータ伝送は、基本的に、ピア・ツー・ピアパケットが使用される。また、CPUのキャッシュ状態を調査する為のアドレススヌープでは、ブロードキャストパケットが使用される。サイクル数情報は、データユニットを伝送するために必要なサイクル数を計算するためのサイクル数情報などが格納されている。ここで、パケットを伝送するためのバスの幅が固定である場合は、サイクル数情報は、データユニットの個数を表す情報により実現される。例えば、図3に示す例では、サイクル数情報として「8」が設定されることになる。なお、ヘッダには、エラー訂正符号(ECC:Error Correcting Code )が付与されている。
各データユニットのデータ格納領域の大きさは、基本的に、互いに同じである。また、各データユニットには、それぞれ、エラー訂正符号が付与されている。
次に、本発明に係わるエラー制御動作について説明する。なお、エラー制御は、主に、各受信部10において実行される。
各受信部10は、それぞれ、エラー検出部11、パケット補完部12、伝送制御部13を備える。そして、対応するシステムモジュールボード1から受信したパケットは、エラー検出部11、パケット補完部12、伝送制御部13に並列に与えられる。なお、受信部10は、基本的には、ハードウェア回路で実現される。ただし、受信部10の一部の機能をソフトウェアにより実現することも可能である。
エラー検出部11は、受信パケットがエラー要素を含んでいるか否か(すなわち、エラーパケットであるか否か)を判断する。なお、エラーパケットは、ヘッダまたはデータが破壊されたパケット、不正または不適切なパケットなどを含む。また、エラーパケットは、例えば、システムボードモジュール1が故障した場合、システムボードモジュール1とクロスバモジュール2との間のバスが断線した場合などに発生する。そして、エラー検出部11は、下記のエラー(1)〜(4)をモニタし、エラーが検出された場合にはその旨をシステム制御部3および伝送制御部13に通知する。
(1)ECCエラーをチェックする。ECCエラーは、ヘッダおよび各データユニットのそれぞれについてチェックされる。なお、ECCによりエラーを訂正できた場合には、必ずしもそのエラーをシステム制御部3および伝送制御部13に通知する必要はない。
(2)パケットの宛て先が適切か否かをチェックする。具体的には、例えば、パケットの送信元システムボードモジュールおよび宛て先システムボードモジュールが同一のパーティションに属しているか否かをチェックする。そして、送信元システムボードモジュールおよび宛て先システムボードモジュールが異なるパーティションに属していた場合は、宛て先エラーが発生したと判断される。なお、宛て先エラーのチェックは、基本的に、ピア・ツー・ピアパケットに対して実行される。
(3)タイムアウトエラーをチェックする。すなわち、エラー検出部11は、受信パケットのヘッダを検出したタイミングでタイマを起動する。また、エラー検出部11は、受信パケットのヘッダを解析することによりそのパケットのデータユニットのサイクル数を認識する。そして、データユニットを受信するごとにタイマを初期化し、所定時間内に後続のデータユニットを受信できなかったときは、タイムアウトエラーが発生したものと判断する。
(4)受信パケットのフォーマットが正規のフォーマットと異なっていた場合、受信するはずのないデータが含まれていた場合などには、不正コマンドエラーが発生したものと判断する。なお、「受信するはずのないデータ」とは、例えば、パケット内の所定の領域に所定の値が設定されることが規格等により定められている場合に、その領域に異なる値が書き込まれているケースが該当する。
パケット補完部12は、受信パケットのヘッダを解析し、そのパケットのデータユニットのサイクル数を検出する。検出されたサイクル数は、図3に示すように、サイクルカウンタに設定される。この実施例では、サイクルカウンタに「8」が設定されている。サイクルカウンタは、後続のデータユニットを受信するごとに1ずつデクリメントされる。このとき、エラー検出部11によりエラーが検出されると、パケット補完部12は、伝送制御部13から補完データ生成要求を受け取る。パケット補完部12は、この要求を受信したタイミングでサイクルカウンタのカウンタ値を読み出し、そのカウンタ値と同数の補完データユニットを生成する。この実施例では、データユニットD4においてエラーが検出されたとき、サイクルカウンタのカウンタ値は「4」である。よって、4個の補完データユニットP1〜P4が生成されている。なお、サイクルカウンタが「0」までデクリメントされたときは、補完データユニットは生成されない。
補完データユニットのデータ長は、システムボードモジュール1から送出されるパケットに格納されているデータユニットのデータ長と同じである。ここでは、各パケットに格納されている各データユニットのデータ長は一定であり、各補完データユニットのデータ長も一定であるものとする。また、各補完データユニットのデータ列の内容は、特に限定されるものではないが、例えば、補完データであることを示す予め決められたデータパターンである。そして、パケット補完部12は、補完データユニットと共に、その補完データユニットに対応するエラー訂正符号を出力する。なお、1組の補完データユニットおよび対応するエラー訂正符号を予め保持回路に保持しておく構成を導入してもよい。この場合、パケット補完部12は、補完データ生成要求が与えられると、その保持回路からそれらを必要回数だけ繰り返し読み出して出力する。
伝送制御部13は、エラー検出部11においてエラーが検出されると、上述した補完データ生成要求をパケット補完部12に送る。また、伝送制御部13は、図4に示すセレクタ回路14を備える。セレクタ回路14の第1の入力端子には受信パケットが与えられ、第2の入力端子にはパケット補完部12が接続されている。スイッチSW1は、エラー検出部11における検出結果を表すエラー検出信号に従って、第1または第2の入力端子を選択する。この実施例では、エラーが検出されていない期間は、第1の入力端子が選択され、受信パケットデータがスイッチSW2へ導かれる。一方、エラーが検出されると、第2の入力端子が選択され、パケット補完部12により生成される補完データがスイッチSW2へ導かれる。そして、スイッチSW2は、受信パケットのヘッダに格納されている宛て先情報に従って、出力端子を選択する。なお、ブロードキャストパケットを受信したときは、スイッチSW2は、そのパケットのヘッダから検出されたタイプ情報に従って、同一パーティション内のすべてのシステムボードモジュール1へパケットデータを導く。
図3に示す例では、データユニットD4においてエラーが検出されている。この場合、セレクタ回路14は、エラーが検出される前は、受信パケットを選択して出力する。すなわち、ヘッダおよびデータユニットD0〜D3が出力される。続いて、データユニットD4においてエラーが検出された旨の通知を受け取ると、伝送制御部13は、補完データ生成要求を生成してパケット補完部12に送る。このとき、パケット補完部12のサイクルカウンタは「4」である。よって、パケット補完部12は、4個の補完データユニットP1〜P4を生成して伝送制御部13へ送信する。そして、セレクタ回路14は、スイッチSW1を制御し、データユニットD4〜D8の代わりに補完データユニットP1〜P4を選択して出力する。すなわち、伝送制御部13は、ヘッダ、データユニットD0〜D3、補完データユニットP1〜P4から構成される補完パケットを出力する。このとき、データユニットD4〜D8は廃棄され、バス閉塞動作が実現される。
このように、実施形態のエラー制御装置は、エラーパケットを検出すると、エラー要素を含んだデータユニットおよびその後続のデータユニットを補完データユニットに置き換えた補完パケットを出力する。ここで、補完データユニットは、エラー要素を含んでいない。したがって、受信部10の後段に接続される送信部20および宛て先システムボードモジュール1は、通常動作あるいは正常動作を継続することができ、エラーの影響が拡散することはない。
例えば、送信部20および宛て先システムボードモジュール1がタイムアウトエラーをチェックする機能を備えているものとする。そして、受信部10は、あるパケットのヘッダを受信した後の所定時間内に、データユニットD0〜D3は受信できたが、データユニットD4〜D7は受信できなかったものとする。すなわち、受信部10においてタイムアウトエラーが検出されたものとする。この場合、従来のクロスバモジュールにおいては、受信部10は、ヘッダおよびデータユニットD0〜D3のみを送信部20および宛て先システムボードモジュール1へ転送する。したがって、送信部20および宛て先システムボードモジュール1においても同様にタイムアウトエラーが発生してしまう。すなわち、エラーの影響が拡散してしまう。これに対して、実施形態のエラー制御装置を備えるクロスバモジュール2は、上述のケースにおいては、ヘッダおよびデータユニットD0〜D3に続いて補完データユニットP1〜P4を送信部20および宛て先システムボードモジュール1へ転送する。したがって、送信部20および宛て先システムボードモジュール1においてタイムアウトエラーが発生することはない。また、補完データユニットP1〜P4にはそれぞれ対応するエラー訂正符号が付与されているので、送信部20および宛て先システムボードモジュール1においてECCエラーが発生することもない。すなわち、エラーの拡散は回避される。
別の例として、受信部10において宛て先エラーが検出されたものとする。この場合、エラー検出部11は、エラー検出信号を用いて宛て先エラーが発生した旨をセレクタ回路14に通知する。そうすると、セレクタ回路14は、即座にスイッチSW2を閉塞する。したがって、誤った宛て先情報を含んだパケットがその宛て先情報に従って誤った宛て先へ転送されることが回避される。すなわち、少なくとも、あるパーティションにおいて発生したエラーの影響が他のパーティションに及ぶことはない。
図1に示す構成において、例えば、システムボードモジュール(#0)が故障すると、そのシステムボードモジュール(#0)を含むパーティションAでは、基本的に、動作を継続できなくなる。そうすると、パーティションAに属するコンピュータ資源(主に、ソフトウェア資源)は、初期化される。しかし、他のパーティションでは、パーティションAで発生したエラーの影響を受けることはなく、動作を継続することができる。また、パーティションAでは、故障したシステムボードモジュール(#0)を除く他のシステムボードモジュールのみを再起動して動作を再開してもよい。
なお、セレクタ回路14のスイッチSW2は、いったんエラーが検出された後は、保守作業が完了するまでの期間、すべてのパケット出力を停止するようにしてもよいし、或いは、特定の種類のパケットのみの出力を許可するようにしてもよい。ここで、特定の種類のパケットは、例えば、メンテナンスのためのパケットであり、ヘッダに格納されているタイプ情報により識別される。
このように、実施形態のエラー制御装置を導入すれば、エラーの影響範囲を最小限に留めることができる。この結果、システム全体(特に、他のパーティションの動作)を停止することなく、安定稼動が得られる。よって、信頼性の高い大規模サーバシステムを提供することが可能となる。
なお、上述の実施例では、システムボードモジュール間でパケットを伝送する構成を示したが、本発明はこれに限定されるものではない。すなわち、本発明は、システムボードモジュール間でデータを伝送する構成に広く適用可能である。
<他の実施形態>
伝送制御部13は、パケットのヘッダを受信すると、そのパケットの最終データユニットを待つことなく、受信したデータユニットを、順次、対応する送信部20へ出力することができる。これに対して、他の実施形態のエラー制御装置の伝送制御部13は、パケット保持部15を備え、最終データユニットを受信するまでそのパケットを保持する。そして、伝送制御部13は、そのパケットの全サイクルにおいてエラーが検出されなかったときに、そのパケットを対応する送信部10へ出力する。この構成を導入すると、サイクル数の長いパケットの伝送効率が低下するが、エラーパケットに起因する無駄なトラヒックおよび無駄な動作を回避することができる。また、エラーの拡散を確実に回避できる。
クロスバモジュール2の各送信部20にエラー通知機能を設けるようにしてもよい。エラー通知機能は、クロスバモジュール2においてエラーが検出された旨を、故障の発生したシステムボードモジュール1に通知する動作を含む。エラーの通知は、パケットを利用してもよいし、専用線を利用してもよい。エラー通知を受けたシステムボードモジュール1は、例えば、以降のパケット送出を停止する。

Claims (9)

  1. 複数の情報処理モジュールを相互に接続する相互接続装置に設けられるエラー制御装置であって、
    入力パケットのエラーを検出するエラー検出手段と、
    前記パケットにおいてエラーが検出された位置に応じて補完データを生成する補完データ生成手段と、
    前記エラーが検出されたデータユニットおよびその後続のデータユニットを前記補完データに置き換えた補完パケットを出力する出力手段、
    を有するエラー制御装置。
  2. 前記入力パケットは、そのパケット内に格納されているデータユニットの個数を表す情報を備えており、
    前記補完データ生成手段は、前記エラー検出手段によりエラーが検出されたデータユニット以降のデータユニットの個数をカウントし、その個数だけ補完データを生成する
    ことを特徴とする請求項1に記載のエラー制御装置。
  3. 前記入力パケットは、エラー訂正符号が付与されたデータユニットを含んで構成されており、
    前記補完データ生成手段は、エラー訂正符号が付与された補完データを生成する
    ことを特徴とする請求項1に記載のエラー制御装置。
  4. 前記複数の情報処理モジュールの中の第1の情報処理モジュールから送出されたパケットにおいてエラーが検出された後、その第1の情報処理モジュールから受信したすべてのパケットを廃棄する廃棄手段、
    をさらに有することを特徴とする請求項1に記載のエラー制御装置。
  5. 前記複数の情報処理モジュールの中の第1の情報処理モジュールから送出されたパケットにおいてエラーが検出された後、その第1の情報処理モジュールから受信したパケットの中の所定の種別のパケット以外のパケットを廃棄する廃棄手段、
    をさらに有することを特徴とする請求項1に記載のエラー制御装置。
  6. 前記複数の情報処理モジュールの中の第1の情報処理モジュールから送出されたパケットにおいてエラーが検出されたときに、その第1の情報処理モジュールにエラーの発生を通知する通知手段、
    をさらに有することを特徴とする請求項1に記載のエラー制御装置。
  7. 前記複数の情報処理モジュールを2以上のグループに分割するパーティション手段をさらに有し、
    前記エラー検出手段は、第1のグループに属する情報処理モジュールから送出されたパケットの宛て先が第2のグループに属する情報処理モジュールを含んでいたときにエラーが発生したと判断する
    ことを特徴とする請求項1に記載のエラー制御装置。
  8. 複数の情報処理モジュールを相互に接続する相互接続装置に設けられるエラー制御装置であって、
    入力パケットを一時的に保持する保持手段と、
    前記パケットのエラーを検出するエラー検出手段と、
    前記パケットの全範囲に渡ってエラーが検出されなかったときに限り、前記保持手段からパケットを読み出して宛て先情報処理モジュールへ出力する出力手段、
    を有するエラー制御装置。
  9. 複数の情報処理モジュールを相互に接続する相互接続装置においてエラーを制御する方法であって、
    入力パケットのエラーをモニタし、
    前記パケットにおいてエラーが検出された位置に応じて補完データを生成し、
    前記エラーが検出されたデータユニットおよびその後続のデータユニットを前記補完データに置き換えた補完パケットを出力する、
    ことを特徴とするエラー制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5535471B2 (ja) * 2008-12-05 2014-07-02 エヌイーシーコンピュータテクノ株式会社 マルチパーティション・コンピュータシステム、障害処理方法及びそのプログラム
KR101689984B1 (ko) * 2013-03-06 2016-12-26 미쓰비시덴키 가부시키가이샤 프로그래머블 컨트롤러, 프로그래머블 컨트롤러 시스템 및 실행 에러 정보 작성 방법
US10002638B2 (en) * 2014-09-30 2018-06-19 Viacom International Inc. System and method for time delayed playback

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5161156A (en) * 1990-02-02 1992-11-03 International Business Machines Corporation Multiprocessing packet switching connection system having provision for error correction and recovery
JPH09231187A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd 並列計算機のデータ転送方法
JPH11168502A (ja) * 1997-12-04 1999-06-22 Nec Kofu Ltd 通信障害処理装置及び方法
JP2001007893A (ja) * 1999-06-23 2001-01-12 Nec Kofu Ltd 情報処理システム及びそれに用いる障害処理方式
US6262594B1 (en) * 1999-11-05 2001-07-17 Ati International, Srl Apparatus and method for configurable use of groups of pads of a system on chip
US6526467B1 (en) * 1998-09-03 2003-02-25 Lg Information & Communications, Ltd. Apparatus and method for inter-processor communicating in switch
JP2003283539A (ja) * 2002-03-20 2003-10-03 Canon Inc 通信ネットワーク、端末インタフェース装置、ノード装置、伝送制御方法、記憶媒体、及びプログラム
JP2004013723A (ja) * 2002-06-10 2004-01-15 Nec Computertechno Ltd 共有メモリを使ったクラスタ構成を採用した情報処理システムの障害処理装置と方法
US20040017778A1 (en) * 2002-03-25 2004-01-29 Akash Bansal Error detection and recovery of data in striped channels
JP2006014153A (ja) * 2004-06-29 2006-01-12 Nec Commun Syst Ltd パケットエラー監視型mpegデコーダ、mpeg映像伝送システム及びmpeg映像伝送方法
US7106742B1 (en) * 2000-01-13 2006-09-12 Mercury Computer Systems, Inc. Method and system for link fabric error detection and message flow control
US7315542B2 (en) * 2002-09-30 2008-01-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Handling and discarding packets in a switching subnetwork

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210751A (en) * 1989-09-19 1993-05-11 Nippon Telegraph And Telephone Corporation Signal transmission system capable of performing re-transmission control in units of slots
US5838894A (en) * 1992-12-17 1998-11-17 Tandem Computers Incorporated Logical, fail-functional, dual central processor units formed from three processor units
JPH07264214A (ja) * 1994-02-07 1995-10-13 Fujitsu Ltd インターフェース装置
US6334219B1 (en) * 1994-09-26 2001-12-25 Adc Telecommunications Inc. Channel selection for a hybrid fiber coax network
US5671226A (en) * 1995-02-09 1997-09-23 Mitsubishi Denki Kabushiki Kaisha Multimedia information processing system
JP3862330B2 (ja) * 1996-05-22 2006-12-27 富士通株式会社 半導体記憶装置
JP3411234B2 (ja) * 1999-04-26 2003-05-26 沖電気工業株式会社 符号化情報受信復号装置
JP3527873B2 (ja) * 1999-09-03 2004-05-17 松下電器産業株式会社 誤り訂正装置
JP4010438B2 (ja) 2000-03-03 2007-11-21 富士通株式会社 計算機システムのパケット送受信方法、装置及びパケット送受信プログラム
US6957273B2 (en) 2000-03-03 2005-10-18 Fujitsu Limited Packet transmitting/receiving method and apparatus for computer system
TW468158B (en) 2000-06-16 2001-12-11 Ali Corp Disc decoding method and system
WO2002051069A2 (en) * 2000-12-18 2002-06-27 Redwave Networks, Inc. Network node with multi-medium interfaces
JP3960061B2 (ja) * 2002-01-31 2007-08-15 ソニー株式会社 データ記録媒体、データ記録方法および装置、データ再生方法および装置、データ送信方法およびデータ受信方法
JP2004030815A (ja) * 2002-06-27 2004-01-29 Ricoh Co Ltd プログラム、記録媒体、情報処理システム及びコピープロテクト方法
US8233392B2 (en) * 2003-07-29 2012-07-31 Citrix Systems, Inc. Transaction boundary detection for reduction in timeout penalties
JP3961517B2 (ja) 2004-07-14 2007-08-22 エヌイーシーコンピュータテクノ株式会社 システム、クロスバ装置及びそれらに用いる障害通知方法
KR100604909B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 가변적인 반복 에러 정정 횟수를 갖는 디지털 신호 처리방법
JP4391954B2 (ja) * 2005-02-18 2009-12-24 富士通株式会社 ファイル制御システムおよびファイル制御装置
JP4603494B2 (ja) * 2006-02-14 2010-12-22 富士通株式会社 伝送装置および学習情報保全方法
JP4984774B2 (ja) * 2006-09-15 2012-07-25 富士通株式会社 Rfタグリーダ及び再送制御方法
WO2008050456A1 (fr) * 2006-10-27 2008-05-02 Fujitsu Limited Système informatique, dispositif de relais de données, et procédé de commande de système informatique
EP2157741B1 (en) * 2007-05-11 2017-03-29 Fujitsu Limited Method of controlling header compression in wireless communication, and wireless station and transmitting device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5161156A (en) * 1990-02-02 1992-11-03 International Business Machines Corporation Multiprocessing packet switching connection system having provision for error correction and recovery
JPH09231187A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd 並列計算機のデータ転送方法
JPH11168502A (ja) * 1997-12-04 1999-06-22 Nec Kofu Ltd 通信障害処理装置及び方法
US6526467B1 (en) * 1998-09-03 2003-02-25 Lg Information & Communications, Ltd. Apparatus and method for inter-processor communicating in switch
JP2001007893A (ja) * 1999-06-23 2001-01-12 Nec Kofu Ltd 情報処理システム及びそれに用いる障害処理方式
US6262594B1 (en) * 1999-11-05 2001-07-17 Ati International, Srl Apparatus and method for configurable use of groups of pads of a system on chip
US7106742B1 (en) * 2000-01-13 2006-09-12 Mercury Computer Systems, Inc. Method and system for link fabric error detection and message flow control
JP2003283539A (ja) * 2002-03-20 2003-10-03 Canon Inc 通信ネットワーク、端末インタフェース装置、ノード装置、伝送制御方法、記憶媒体、及びプログラム
US20040017778A1 (en) * 2002-03-25 2004-01-29 Akash Bansal Error detection and recovery of data in striped channels
JP2004013723A (ja) * 2002-06-10 2004-01-15 Nec Computertechno Ltd 共有メモリを使ったクラスタ構成を採用した情報処理システムの障害処理装置と方法
US7315542B2 (en) * 2002-09-30 2008-01-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Handling and discarding packets in a switching subnetwork
JP2006014153A (ja) * 2004-06-29 2006-01-12 Nec Commun Syst Ltd パケットエラー監視型mpegデコーダ、mpeg映像伝送システム及びmpeg映像伝送方法

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Publication number Publication date
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