JPH0460734A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所定長データに検査ビットを付加して記憶する
方式の記憶装置における部分書込み動作時のデータの書
込み処理方式および、検査ビット生成方式に関する。

〔従来の技術〕

従来の所定長データに検査ビットを付加して記憶する方
式の記憶装置での部分書込み動作において、記憶制御装
置からのアドレスに従って記憶素子群から読出した部分
書込みの対称となる読出しデータに誤りがあ場合は、特
開昭６１−１９９１４１号公報に記載のように、読出し
データについては、部分書込み動作専用に設けられた誤
り訂正回路を用いてこの誤りを訂正し、この誤りが訂正
された読出しデータに対する検査ビットを作成する。

方、記憶制御装置からの書込みデータについてもそれに
対する検査ビットを作成する。そして書込みデータを誤
りが訂正された読出しデータに対して部分的に置替えを
行うとともに、誤りが訂正された読出しデータと書込み
データに対して各々独立に作成された検査ビットを合成
して、部分的に置替えが行われたデータに対する検査ビ
ットとし部分書込み動作を終了していた。

〔発明が解決しようとする課題〕

上記従来技術においては、部分書込み動作における部分
書込みの対象となる記憶素子群からの読出しデータに誤
りがあった場合は、部分的に置替えを行うたびに部分書
込み動作専用に設けられた誤り訂正回路を用いて、その
誤りを訂正した後部分的に置替えを実行していたため、
部分書込み動作専用に誤り訂正回路が必要である。つま
り、誤り訂正回路を部分書込みの動作毎に設ける必要が
あり物量が多くなってしまうという問題があった。

ところが、誤り訂正処理に関して考えてみれば、記憶素
子群からの読出しデータに誤りがあっても、部分的に置
替えを行う時にはその誤りを訂正せず、そのまま部分的
に置替えを行い、その後部分書込みを行なったデータを
使用して処理を実行するために記憶素子群から読出す際
にその誤りを訂正することが可能ならば、部分的に置替
えを行う時にはその誤り情報を保持しておけばよいこと
になる。

また、上記従来技術においては５部分的に置替えを行う
たびに誤り訂正を行っているため、部分書込み動作にお
いて誤り訂正のための余分の時間が必要であるという問
題があった。

本発明の目的は、誤り訂正回路を用いず、読出しデータ
に対する書込みデータの部分的置替え動作時には誤り訂
正を行わないことによって、少ない物量で、かつ従来に
比べて短時間で部分書込みを実行できる記憶装置を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するために部分書込み動作において、記
憶素子群に格納されるデータと検査ビットのうち、記憶
制御装置からのアドレスによって指定された領域（アク
セス領域）のデータに関しては、読出し時に発生した誤
りは訂正せず、その一部を記憶制御装置からの書込みデ
ータに部分的に置替えたデータを作成し、そのまま該ア
クセス領域に格納する。

そして検査ビットに関しては、記憶素子群からの読出し
データのうち、部分的置替えが行われない部分に誤りが
発生した場合には、部分的に置替えを行い、その後再び
アクセス領域に格納するデータから生成した検査ビット
に誤り情報を加算（ＩＩｌｏｄ２）シて書込むことによ
って誤り情報を保存する機構を備えたものである。

〔作用〕

記憶素子群から読出す際に誤りが発生し、部分的に書込
みデータに置替えられた後、再び記憶素子群に格納され
るデータより生成した検査ビットに、誤りが発生した読
出しデータより生成した誤り情報を加算（＋＋＋ｏｄ２
）することによって誤り情報を保存させる方式について
考察する。

検査マトリクス（Ｈマトリクス）をＨ１読出しデータを
ｐｏ。、Ｉ）ｏｏに付加された検査ビットをＣｏ０とす
ると、 （ＩＤａｏ＋　Ｃｏｏ）　Ｈ）（”＝０　　　　　＜式
ｌ）である。

Ｄｏ。に誤りが発生していた場合、誤りを含む読出しデ
ータをＩＤｏ’、で表すと （ＩＤｏ’　ｏ、Ｃｏｏ）　”　Ｈ”＝Ｅ。　　（式２
）となる。Ｉｃｏは誤り情報ビットであり正。≠０　　
　　　　　　　　（式３）部分書込み動作によってＩＤ
ｏｏの一部分が置替えられてＩ）。、となる。ＩＤｏ’
。の誤りが記憶制御装置からの書込みデータによって置
替えられる部分にあった場合、部分的置替え終了後、再
びアクセス領域に書込まれるデータは１）。１となるの
で１部分的置替えをしたデータをもとに検査ビットを作
成することができる。

誤りが置替えない部分に発生していた場合には、部分的
置替え終了後、再びアクセス領域に書込まれるデータは
Ｄ０′１となる。この誤りを訂正できる場合は上記同様
訂正後のＩＤｏ、により検査ビットを作成できる。しか
し、ハードウェアの都合により部分書込み処理過程では
誤りの訂正が不可能な場合には、１Ｄｏ□（訂正不可能
のためＩＤＤ□とはならない）から単純に生成される検
査ビットＣ６′、との間に （Ｄｏ’　ｘ＝　Ｃｏ’　１）・Ｈ”＝０　　　（式４
）という関係が成り立つため、部分書込み動作時、記憶
素子群から読出す際に誤りが発生していることを示す検
査ビット本来の役割を果たすことができない。そこで Ｃ０′１＋Σ。”ｃｏ”　　　　　　　（式５）（加算
はｎｏｄ　２　） とすることによって Ｃｏ”　”Ｃｏ１−　　　　　　（弐６）とする。ここ
で０．１はＤｏｌに対応する検査ビットである。そして
弐６によって （ｏ、’　、、　ｃ、”　）　　・ＨＴ＝　（ｎ−’　
１−　Ｃｏ１）’　Ｈ”＝Ｉ０（式７） となり、Ｉｏから誤りビット位置を認識してＩＤｏ’１
をＤｏｌに訂正することが可能になる。

以下は、弐６の証明である。

（ＩＤｏ’　ｌ、Ｃｏ”　）において、弐５におけるＣ
、Ｉ＋の定義から （Ｄｏ’　　ｘ、Ｃｏ”　　） ”　（Ｉ）　ａ　’　０．Ｃｏ″、）　＋　（６）、　
Ｅ。）　　（弐８）と考えることができる。但し、ここ
での加算はｍａｄ　２であり、０はり。′１と同じ大き
さの零行列である。

また、ＨのＣに対する部分は、単位行列をなしているた
め （０，■。）・Ｈ”　＝　Ｅ。　　　　　　（式９）％
式％ ＝Ｏ＋Σ。＝］Ｅｏ（式１０） と、なり Ｃ０・　・−〇。、　　　　　　　　（式１１）が成立
する。

従って誤りを含む読出しデータにより生成した検査ビッ
トに、誤り情報■。を加算（ｍａｄ２）することによっ
て誤り情報を保存し、部分書込み終了後１部分書込みが
行われたデータを使用して処理を実行する際の読出動作
によって、誤りを訂正することが可能になる。

〔実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。

第１図は本発明の一実施例によるデータ系構造図である
。ただし、ここで扱う書込みおよび読出動作のデータ幅
は８バイト、検査ビットの幅は８ビツトとする。

部分書込み動作時は、記憶制御装置から部分書込み要求
、アドレス、書込みデータ、制御信号、マークデータを
受は取る。

記憶制御装置から受は取った書込みデータは検査ビット
作成回路（ＥＣＣ生成Ａ）１０１と信号線１１２を介し
てセレクタ１０２に送られる。検査ビット作成回路（Ｅ
ＣＣ生成Ａ）１０１では８バイト中のどのバイトに対し
て部分的置替えを行うかを指定する８ビツトのマークデ
ータをもとに、置替えないバイトをすべてＯにしたデー
タを作成し、それに基づいて第１の部分的な検査ビット
を生成し、信号線１１４を介してセレクタ１０３に送る
。セレクタ１０２では制御信号に基づき、信号線１１２
を選択しレジスタ１０４に記憶制御装置から受は付けた
書込みデータをセットする。ただし、この時点ではマー
クデータは使用せず全バイトのデータをセットする。

記憶制御装置からのアドレスに基づいて記憶素子群１０
６から読出したデータ１０７は、信号線１１３を介して
セレクタ１０２へ、更に検査回路（ＦＣＣチエツク）１
０８および検査ビット作成回路（ＥＣＣ生成り）１０９
に送られる。

セレクタ１ｏ２では制御信号に基づき信号線１１３を選
択し、マークデータにより記憶素子群１０６から読出し
たデータ１０７のうち置替えないバイトのみ選択しレジ
スタ１０４の置替えない部分にセットする。これにより
、レジスタ１０４には記憶制御装置からのアクセスアド
レスに従って記憶素子群１０６から読出したデータ１０
７の一部を記憶制御装置からの書込みデータに置替えた
ものがセットされる。この際、記憶素子群１０６から読
出したデータ１０７に誤りが発生していても、訂正する
ことなく、直接レジスタ１０４にセットする。

検査回路（ＦＣＣチエツク）１０８では、記憶素子群１
０６から読出したデータ１０７に誤りが発生していた場
合、Ｈマトリクスに基づく誤り情報ビットを生成しＦＣ
Ｃ作成回路１１１に送る。

検査ビット作成回路（ＥＣＣ生成り）１０９ではマーク
データに基づき読出データ１０７の置替えるバイトを全
てＯにしたデータを作成し第２の部分的な検査ビットを
作成する。この第２の検査ビットは排他的論理和回路１
１０において、検査ビット作成回路（ＥＣＣ作成Ａ）１
０１で作成された第１の部分的な検査ビットとビット毎
に排他的論理和（ｍａｄ　２の加算）を取って検査ビッ
トとし、ＦＣＣ作成回路１１１に送る。

第２図にＦＣＣ作成回路１１１に関する詳細構成を示す
。ここで、論理積回路２０４および排他的論理和回路２
０５は検査ビット幅の８ゲ一ト分を意味している。

ＦＣＣ作成回路１１１では検査回路（ＥＣＣチ二ッタッ
グ０８から受は取った誤り情報ビットを解読器２０１と
論理積回路２０４に送る。

解読器２０１では検査回路（ＦＣＣチエツク）１０８か
ら受は取った誤り情報ビットからバイト対応の誤り情報
ビットを作成する。このバイト対応の誤り情報ビットは
ビット毎に設けた論理積回路２０２によって、バイト毎
のマークデータを反転したものと論理積が取られ、その
出力は論理和回路２０３において論理和が取られ誤り発
生信号２０３ａとなる。この誤り発生信号２０３αは記
憶素子群１０６から読出されたデータ１０７の置替えな
いバイト、すなわち記憶制御装置からのアドレスに示さ
れたアクセス領域に再び書込まれる部分に誤りがあった
ことを示すものである。

誤り発生信号２０３αは論理積回路２０４に送られ検査
回路（ＦＣＣチエツク）１０８から送られてきた誤り情
報ビットとビット毎に論理積が取られる。

排他的論理和回路２０５においては、論理積回路２０４
から送られてきた誤り情報ビットと排他的論理和回路１
１０より送られてきた検査ビットとをビットごとに排他
的論理和（ｓｏｄ　２の加算）を取り、改訂検査ビット
を生成し、信号線１１５を介してセレクタ１０３に送る
。

セレクタ１０３では制御信号に基づき信号線１１５を選
択し改訂検査ビットをレジスタ１０５にセットする。レ
ジスタ１０４およびレジスタ１０５に保持されていたデ
ータが記憶制御装置からのアドレスで示されたアクセス
アドレスの領域に書込まれる。これにより部分書込み動
作で置替えるバイトには記憶制御装置から受は取った書
込みデータが書込まれ、置替えないバイトには記憶素子
群１０６に既に記憶されていたデータが再び記憶制御装
置からのアクセスアドレスに示された領域に書込まれる
。以上で部分書込み動作が完了する。

読出動作時は、記憶制御装置より続出要求とアドレスを
受は付けると、記憶素子群１０６の記憶制御装置からの
アドレスに示されたアクセス領域より該当データ１０７
を読出す、この読出したデータ１０７は記憶制御装置に
送られ、誤り訂正はＦＣＣ作成回路１１１で作成された
改訂検査ビットを参照して記憶制御装置で行われる。

第３図は、部分書込みにおける記憶素子群１０６からの
読出しデータ１０７に誤りがあった場合に誤り訂正回路
で誤りを訂正してから、部分的置替えを行い、その後再
び記憶素子群１０６に格納する従来方式と本発明の方式
による部分書込み動作時の動作時間を示す図である。従
来方式では、読出、検査、訂正、書込みと４動作１１サ
イクルかかる。一方、本発明の方式では読出、検査、書
込みと３動作１０サイクルとなり、従来方式に比べて１
サイクルの処理時間の短縮が可能である。

〔発明の効果〕

本発明によれば、部分書込み専用に設けられた誤り訂正
回路を削減することが可能になり記憶装置を物理的に小
さくすることができるので記憶装置全体を小型化するこ
とができる。また、部分書込み動作における動作時間を
短縮することができ。

システムの性能を向上させることが可能になる。

【図面の簡単な説明】

第１図は本発明によるデータ系構造図、第２図は検査ビ
ットと誤り情報ビットの合成を行う回路構成図、第３図
は従来方式と本発明の方式による部分書込み動作時の動
作時間を示した図である。 １０１・・・・・・検査ビット作成回路（ＦＣＣＣＣ生
成、１０８・・・・・・検査回路（ＦＣＣチエツク）、
１０９・・・・・検査ビット作成回路（ＦＣＣ生成り）
、１１０・・・・・・排他的論理和回路、１１１・・・
・・・ＥＣＣ生成回路。

Claims (1)

1. 【特許請求の範囲】 １、所定長データに検査ビットを付加して記憶し、所定
   長データの一部を上位装置からのデータで置替えて部分
   書込みを行なう記憶装置において、 上位装置からの書込み要求に基づき読出された所定長デ
   ータに誤りがあるかを検出し、誤り情報を生成する手段
   と、 上記置替えが終了したデータに対する検査ビットを生成
   する手段と、 記憶装置から読出したデータに付加された検査ビットに
   基づき、部分書込みすべきデータ位置に誤りがあるかを
   検出する手段と、 誤りがある場合、上記生成手段からの検査ビットと上記
   誤り情報とを合成して記憶装置に書込むべき検査ビット
   とする手段とを有することを特徴とする記憶装置。