JP2908272B2 - 情報処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置のメモリ
装置に関し、特に、メモリテストに関する。
装置に関し、特に、メモリテストに関する。
【０００２】
【従来の技術】従来の情報処理装置においては、誤り訂
正符号を格納するランダムアクセスメモリ（以下、ＲＡ
Ｍ）のテスト方式として、通常のメモリアクセス処理機
能を用いて、適当なテストパタンに対して誤り訂正符号
を生成し、これをＲＡＭに格納したのち、読み出して誤
り訂正符号の誤り検出を行う方式が採られる。
正符号を格納するランダムアクセスメモリ（以下、ＲＡ
Ｍ）のテスト方式として、通常のメモリアクセス処理機
能を用いて、適当なテストパタンに対して誤り訂正符号
を生成し、これをＲＡＭに格納したのち、読み出して誤
り訂正符号の誤り検出を行う方式が採られる。
【０００３】誤り訂正符号には、１ビット誤り訂正・２
ビット以下誤り検出符号（以下、ＥＣＣと称す）が用い
られる。
ビット以下誤り検出符号（以下、ＥＣＣと称す）が用い
られる。
【０００４】次に、従来の情報処理装置について図面を
参照して説明する。
参照して説明する。
【０００５】図４に、この従来の情報処理装置の一実施
例を示す。
例を示す。
【０００６】メモリ装置４０にはＥＣＣを格納するＲＡ
Ｍ１、ＥＣＣ生成回路４２、エラー訂正・検出回路４３
が含まれている。
Ｍ１、ＥＣＣ生成回路４２、エラー訂正・検出回路４３
が含まれている。
【０００７】メモリ制御装置５０は、メモリ装置４０を
制御する。信号線２０１はＲＡＭ１のアドレスを送る信
号線であり、信号線２０２はＲＡＭ１への書き込み指示
（以下、ＷＥと称す）信号である。
制御する。信号線２０１はＲＡＭ１のアドレスを送る信
号線であり、信号線２０２はＲＡＭ１への書き込み指示
（以下、ＷＥと称す）信号である。
【０００８】メモリ装置４０では、メモリ制御装置５０
から信号線２０３を介してレジスタ４で受け取ったＲＡ
Ｍ１書込みデータからＥＣＣ生成回路４２においてＥＣ
Ｃを生成し、信号線２０１のＷＥに従い、信号線２０２
が示すアドレスにこのＥＣＣをセットする。
から信号線２０３を介してレジスタ４で受け取ったＲＡ
Ｍ１書込みデータからＥＣＣ生成回路４２においてＥＣ
Ｃを生成し、信号線２０１のＷＥに従い、信号線２０２
が示すアドレスにこのＥＣＣをセットする。
【０００９】また、エラー訂正・検出回路４３におい
て、ＲＡＭ１の信号線２０２が示すアドレスのＥＣＣよ
りシンドロームを生成する。シンドロームで検出される
エラーの結果が１ビットエラーの場合は、エラー訂正さ
れたデータがレジスタ５に、１ビットエラー情報がエラ
ーフラグ６にそれぞれセットされる。メモリ制御装置５
０では、レジスタ５のデータとエラーフラグ６の情報を
それぞれ信号線１０１，信号線１０２を介して受け取
る。２ビットエラーの場合は、２ビットエラー情報がエ
ラーフラグ６にセットされ、エラーフラグ６の内容がメ
モリ制御装置５０に信号線１０２で報告される。
て、ＲＡＭ１の信号線２０２が示すアドレスのＥＣＣよ
りシンドロームを生成する。シンドロームで検出される
エラーの結果が１ビットエラーの場合は、エラー訂正さ
れたデータがレジスタ５に、１ビットエラー情報がエラ
ーフラグ６にそれぞれセットされる。メモリ制御装置５
０では、レジスタ５のデータとエラーフラグ６の情報を
それぞれ信号線１０１，信号線１０２を介して受け取
る。２ビットエラーの場合は、２ビットエラー情報がエ
ラーフラグ６にセットされ、エラーフラグ６の内容がメ
モリ制御装置５０に信号線１０２で報告される。
【００１０】メモリ制御装置５０の信号線２０４の指示
により、メモリ装置４０においてＲＡＭ１のテストを処
理するときには、メモリ制御装置５０からレジスタ４に
信号線２０３でテストデータがセットされ、上述した処
理と同様に、ＥＣＣ生成回路４２で生成されたＥＣＣが
ＲＡＭ１にセットされる。ＲＡＭ１への書き込みが全て
終了すると、メモリ制御装置５０はＲＡＭ１の読出しを
行う。このとき読み出したＥＣＣはエラー訂正・検出回
路４３においてエラー検出され、エラーフラグ６にセッ
トされる。エラーフラグ６の情報は信号線１０２を介し
てメモリ制御装置５０に報告される。
により、メモリ装置４０においてＲＡＭ１のテストを処
理するときには、メモリ制御装置５０からレジスタ４に
信号線２０３でテストデータがセットされ、上述した処
理と同様に、ＥＣＣ生成回路４２で生成されたＥＣＣが
ＲＡＭ１にセットされる。ＲＡＭ１への書き込みが全て
終了すると、メモリ制御装置５０はＲＡＭ１の読出しを
行う。このとき読み出したＥＣＣはエラー訂正・検出回
路４３においてエラー検出され、エラーフラグ６にセッ
トされる。エラーフラグ６の情報は信号線１０２を介し
てメモリ制御装置５０に報告される。
【００１１】図４で示した装置のように、通常処理とテ
スト処理を兼用する場合、情報処理装置としての稼働率
を考慮すると、テスト時間はより短いことが望まれ、そ
の短縮手段の１つとしてテストデータパタンを少なくす
ることが挙げられる。
スト処理を兼用する場合、情報処理装置としての稼働率
を考慮すると、テスト時間はより短いことが望まれ、そ
の短縮手段の１つとしてテストデータパタンを少なくす
ることが挙げられる。
【００１２】テストデータとしては、ＲＡＭの全てのビ
ットついて、‘１’を書いて正しく読み出せることと
‘０’を書いて正しく読み出せることがテストできれば
テストを網羅しているといえ、これを満たすよう選ぶ必
要がある。
ットついて、‘１’を書いて正しく読み出せることと
‘０’を書いて正しく読み出せることがテストできれば
テストを網羅しているといえ、これを満たすよう選ぶ必
要がある。
【００１３】ＥＣＣは、データ長によってはデータのビ
ットの値が全て‘１’（以下、ＡＬＬ１と称す。ＡＬＬ
０も同様）となるようなコーディングが可能であり、こ
のときＡＬＬ１とＡＬＬ０の２個のデータパタンでＲＡ
Ｍのテストが網羅できる。
ットの値が全て‘１’（以下、ＡＬＬ１と称す。ＡＬＬ
０も同様）となるようなコーディングが可能であり、こ
のときＡＬＬ１とＡＬＬ０の２個のデータパタンでＲＡ
Ｍのテストが網羅できる。
【００１４】図２にＥＣＣ生成の例を挙げる。図２のＥ
ＣＣは３３ビットの情報ビットＤ１〜Ｄ３３と７ビット
の検査ビットＣ１〜Ｃ７から構成されている。検査ビッ
トＣ１〜Ｃ７は、情報ビットＤ１〜Ｄ７のうち、第１行
〜第７行の各行において‘１’が立っているビット位置
に対応するビットの排他的論理和で求められる。図２か
らわかるように、各検査ビットを求める情報ビットの数
は奇数個である。したがって、情報ビットＤ１〜Ｄ３３
の値が全て１であれば、検査ビットＣ１〜Ｃ７の値も全
て１となる。つまり図２で示したＥＣＣは４０ビットＡ
ＬＬ１の値をとり得るＥＣＣである。
ＣＣは３３ビットの情報ビットＤ１〜Ｄ３３と７ビット
の検査ビットＣ１〜Ｃ７から構成されている。検査ビッ
トＣ１〜Ｃ７は、情報ビットＤ１〜Ｄ７のうち、第１行
〜第７行の各行において‘１’が立っているビット位置
に対応するビットの排他的論理和で求められる。図２か
らわかるように、各検査ビットを求める情報ビットの数
は奇数個である。したがって、情報ビットＤ１〜Ｄ３３
の値が全て１であれば、検査ビットＣ１〜Ｃ７の値も全
て１となる。つまり図２で示したＥＣＣは４０ビットＡ
ＬＬ１の値をとり得るＥＣＣである。
【００１５】ＥＣＣのＡＬＬ１コーディングが不可能な
場合は、最低３個のデータパタンが必要となり、処理時
間が長くなる。
場合は、最低３個のデータパタンが必要となり、処理時
間が長くなる。
【００１６】情報処理装置において、データ処理単位と
して３２ビット（４バイト）長は一般的であるが、３２
ビットの情報ビットに７ビットの検査ビットを付加して
生成されるＥＣＣはＡＬＬ１をとり得ない。
して３２ビット（４バイト）長は一般的であるが、３２
ビットの情報ビットに７ビットの検査ビットを付加して
生成されるＥＣＣはＡＬＬ１をとり得ない。
【００１７】したがって、３２ビットデータで処理する
ＲＡＭのＥＣＣチェックテストは最低３パタンのデータ
パタンで処理しなければ網羅できない。
ＲＡＭのＥＣＣチェックテストは最低３パタンのデータ
パタンで処理しなければ網羅できない。
【００１８】
【発明が解決しようとする課題】上述した従来の情報処
理装置のメモリテストでは、ビットがすべて値１をとる
ことができない誤り訂正符号でチェックテストをする場
合、最低３個のテストデータパタンを用意してテストす
るため、メモリテスト時間が長くなるいう問題がある。
理装置のメモリテストでは、ビットがすべて値１をとる
ことができない誤り訂正符号でチェックテストをする場
合、最低３個のテストデータパタンを用意してテストす
るため、メモリテスト時間が長くなるいう問題がある。
【００１９】
【課題を解決するための手段】本発明の情報処理装置
は、メモリテスト時のテストデータがＡＬＬ１であるこ
とを示すＡＬＬ１テストフラグと、ＡＬＬ１テストフラ
グをデータに付加して誤り訂正符号を生成する手段と、
ＡＬＬ１テストフラグをメモリから読み出した誤り訂正
符号に付加してエラー検出・訂正を行う手段とを備え、
ＡＬＬ１テストフラグと、生成手段と、エラー検出・訂
正手段とにより、全ビットがすべて１である値をとるこ
とができない誤り訂正符号を格納するメモリのテスト
を、仮想的に全ビットが値１をとる誤り訂正符号のテス
トで行うことを特徴としている。
は、メモリテスト時のテストデータがＡＬＬ１であるこ
とを示すＡＬＬ１テストフラグと、ＡＬＬ１テストフラ
グをデータに付加して誤り訂正符号を生成する手段と、
ＡＬＬ１テストフラグをメモリから読み出した誤り訂正
符号に付加してエラー検出・訂正を行う手段とを備え、
ＡＬＬ１テストフラグと、生成手段と、エラー検出・訂
正手段とにより、全ビットがすべて１である値をとるこ
とができない誤り訂正符号を格納するメモリのテスト
を、仮想的に全ビットが値１をとる誤り訂正符号のテス
トで行うことを特徴としている。
【００２０】本発明の情報処理装置は、１ビット誤り訂
正・２ビット以下誤り検出可能な誤り訂正符号を格納す
るメモリと、誤り訂正符号の生成回路と、誤り訂正符号
のシンドローム生成回路とを有する情報処理装置であっ
て、そのメモリのテストにおいて、全てのビットが値１
であるデータでテストを行うときは１を、他のデータで
テストを行うとき、およびメモリテスト処理以外のとき
は値０を示すフラグと、誤り訂正符号生成回路で生成さ
れた検査ビットが偶数個の情報ビットの排他的論理和か
ら成る場合は、検査ビットとフラグの値との排他的論理
和をとり、その結果をメモリに格納する検査ビットと差
し替える手段と、シンドローム生成回路において生成さ
れるシンドロームのうち、シンドロームを生成するとき
の要素となった検査ビットが先の手段によって差し替え
られたものである場合は、シンドロームにフラグの排他
的論理和をとって誤り訂正および検出をするシンドロー
ムとする手段とを有することを特徴としている。
正・２ビット以下誤り検出可能な誤り訂正符号を格納す
るメモリと、誤り訂正符号の生成回路と、誤り訂正符号
のシンドローム生成回路とを有する情報処理装置であっ
て、そのメモリのテストにおいて、全てのビットが値１
であるデータでテストを行うときは１を、他のデータで
テストを行うとき、およびメモリテスト処理以外のとき
は値０を示すフラグと、誤り訂正符号生成回路で生成さ
れた検査ビットが偶数個の情報ビットの排他的論理和か
ら成る場合は、検査ビットとフラグの値との排他的論理
和をとり、その結果をメモリに格納する検査ビットと差
し替える手段と、シンドローム生成回路において生成さ
れるシンドロームのうち、シンドロームを生成するとき
の要素となった検査ビットが先の手段によって差し替え
られたものである場合は、シンドロームにフラグの排他
的論理和をとって誤り訂正および検出をするシンドロー
ムとする手段とを有することを特徴としている。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２２】図１は本発明の情報処理装置の一実施例の
ブロック図である。
ブロック図である。
【００２３】本実施例は、メモリ装置１０とメモリ制御
装置２０を有する情報処理装置であり、メモリテストも
処理する。
装置２０を有する情報処理装置であり、メモリテストも
処理する。
【００２４】メモリ装置１０は、ＲＡＭ１と、ＲＡＭ１
のＡＬＬ１テストモードを示すフラグレジスタ７と、Ｒ
ＡＭ１の書込みデータを保持するレジスタ４と、レジス
タ４のデータに対してＥＣＣを生成するＥＣＣ生成回路
２と、ＲＡＭ１から読み出したＥＣＣより誤りを検出・
訂正するエラー訂正・検出回路３と、読出しデータを保
持するレジスタ５とエラーフラグ６とから構成される。
のＡＬＬ１テストモードを示すフラグレジスタ７と、Ｒ
ＡＭ１の書込みデータを保持するレジスタ４と、レジス
タ４のデータに対してＥＣＣを生成するＥＣＣ生成回路
２と、ＲＡＭ１から読み出したＥＣＣより誤りを検出・
訂正するエラー訂正・検出回路３と、読出しデータを保
持するレジスタ５とエラーフラグ６とから構成される。
【００２５】メモリ制御装置２０は、ＲＡＭアドレス信
号線２０１，書き込み指示（ＷＥ）信号線２０２，ＲＡ
Ｍテストモード信号線２０４，ＡＬＬ１テスト信号線２
０５によりメモリ装置１０を制御し、信号線２０３を介
してＲＡＭ書込みデータをメモリ装置１０に送る。ま
た、信号線１０１と信号線１０２を介してＲＡＭ１の読
み出し結果を受け取る。
号線２０１，書き込み指示（ＷＥ）信号線２０２，ＲＡ
Ｍテストモード信号線２０４，ＡＬＬ１テスト信号線２
０５によりメモリ装置１０を制御し、信号線２０３を介
してＲＡＭ書込みデータをメモリ装置１０に送る。ま
た、信号線１０１と信号線１０２を介してＲＡＭ１の読
み出し結果を受け取る。
【００２６】次に、本実施例の詳細について図１を参照
して説明する。
して説明する。
【００２７】本実施例の情報処理装置は、ＲＡＭの読み
出しや書き込み等のデータ処理単位を４バイト（３２ビ
ット）で行う。
出しや書き込み等のデータ処理単位を４バイト（３２ビ
ット）で行う。
【００２８】ＲＡＭ１は、３２ビットの情報ビットと７
ビットの検査ビットから成る１ビット誤り訂正・２ビッ
ト以下誤り検出可能な誤り訂正符号（ＥＣＣ）を格納す
るメモリである。メモリ制御装置２０は３２ビットのデ
ータを信号線２０３を介して書込みデータレジスタ４に
セットする。メモリ装置１０では、ＥＣＣ生成回路２に
おいてレジスタ４の書込みデータからＥＣＣを生成し、
信号線２０２に制御されて、信号線２０１が示すＲＡＭ
１のアドレスにこのＥＣＣをセットする。
ビットの検査ビットから成る１ビット誤り訂正・２ビッ
ト以下誤り検出可能な誤り訂正符号（ＥＣＣ）を格納す
るメモリである。メモリ制御装置２０は３２ビットのデ
ータを信号線２０３を介して書込みデータレジスタ４に
セットする。メモリ装置１０では、ＥＣＣ生成回路２に
おいてレジスタ４の書込みデータからＥＣＣを生成し、
信号線２０２に制御されて、信号線２０１が示すＲＡＭ
１のアドレスにこのＥＣＣをセットする。
【００２９】また、メモリ装置１０では、エラー訂正・
検出回路３において、信号線２０１が示すＥＣＣからシ
ンドロームを生成する。エラー訂正・検出回路３では、
シンドロームより１ビットエラーを検出すると、ＥＣＣ
のエラーを訂正し、レジスタ５に訂正後のデータをセッ
トするとともに、エラーフラグ６に１ビットエラー情報
をセットする。また、２ビットエラーを検出すると、２
ビットエラー情報をエラーフラグ６にセットする。メモ
リ制御装置２０では、読出しデータレジスタ５およびエ
ラーフラグ６の情報を信号線１０１および信号線１０２
を介してそれぞれ受け取る。
検出回路３において、信号線２０１が示すＥＣＣからシ
ンドロームを生成する。エラー訂正・検出回路３では、
シンドロームより１ビットエラーを検出すると、ＥＣＣ
のエラーを訂正し、レジスタ５に訂正後のデータをセッ
トするとともに、エラーフラグ６に１ビットエラー情報
をセットする。また、２ビットエラーを検出すると、２
ビットエラー情報をエラーフラグ６にセットする。メモ
リ制御装置２０では、読出しデータレジスタ５およびエ
ラーフラグ６の情報を信号線１０１および信号線１０２
を介してそれぞれ受け取る。
【００３０】このようにして、本実施例の情報処理装置
はメモリの書込み処理および読出し処理を実現してい
る。
はメモリの書込み処理および読出し処理を実現してい
る。
【００３１】本情報処理装置は、上述の通常のメモリア
クセス手段を用いてメモリのテストも処理する。
クセス手段を用いてメモリのテストも処理する。
【００３２】メモリ制御装置２０は、信号線２０４を介
して、メモリ装置１０に対してＲＡＭ１のテストを指示
する。信号線２０５はＲＡＭテストのタイプを示す信号
で、信号線２０５が‘１’を送るときはＲＡＭ１のテス
トを書込みデータＡＬＬ１で行うこと（以下、ＡＬＬ１
テストと称す。ＡＬＬ０テストも同様）を示し、このと
きフラグレジスタ７は‘１’がセットされる。ＡＬＬ１
テスト時以外は信号線２０５は‘０’を送り、フラグ７
は‘０’を保持する。フラグ７はＡＬＬ１テストモード
時、ＡＬＬ１テストの書込み処理とエラーチェック処理
（ライト＆リードチェック）が終了するまで‘１’を保
持する。
して、メモリ装置１０に対してＲＡＭ１のテストを指示
する。信号線２０５はＲＡＭテストのタイプを示す信号
で、信号線２０５が‘１’を送るときはＲＡＭ１のテス
トを書込みデータＡＬＬ１で行うこと（以下、ＡＬＬ１
テストと称す。ＡＬＬ０テストも同様）を示し、このと
きフラグレジスタ７は‘１’がセットされる。ＡＬＬ１
テスト時以外は信号線２０５は‘０’を送り、フラグ７
は‘０’を保持する。フラグ７はＡＬＬ１テストモード
時、ＡＬＬ１テストの書込み処理とエラーチェック処理
（ライト＆リードチェック）が終了するまで‘１’を保
持する。
【００３３】メモリ装置１０のレジスタ４は、信号線２
０４がＲＡＭテストモードを示し信号線２０５が‘１’
を示せばＡＬＬ１データがセットされ、信号線２０４が
ＲＡＭテストモードを示し信号線２０５が‘０’を示せ
ばＡＬＬ０データがセットされる。
０４がＲＡＭテストモードを示し信号線２０５が‘１’
を示せばＡＬＬ１データがセットされ、信号線２０４が
ＲＡＭテストモードを示し信号線２０５が‘０’を示せ
ばＡＬＬ０データがセットされる。
【００３４】ＥＣＣ生成回路２でレジスタ４のデータに
対してＥＣＣを生成する。
対してＥＣＣを生成する。
【００３５】ＥＣＣ生成回路２では、レジスタ４から入
力された３２ビットデータにＡＬＬ１テストモードフラ
グ７の値を付加して３３ビットの仮想データを構成す
る。この仮想データ３３ビットを図２における情報ビッ
トＤ１〜Ｄ３３にあてはめる。このとき付加したフラグ
７を情報ビットＤ３３にあてはめるようにし、従来技術
で述べた図２のきまりに従って検査ビットＣ１〜Ｃ７を
排他的論理和より求める。ＲＡＭ１のＡＬＬ１テストの
とき、フラグ７の値は‘１’であり、書込みデータのビ
ットも全て‘１’なので、情報ビットＤ１〜Ｄ３３には
全て‘１’が入り、検査ビットＣ１〜Ｃ７も全てが
‘１’に生成される。ＡＬＬ０テストのときはフラグ７
は‘０’なので、３２ビットＡＬＬ０のデータに値
‘０’を付加して３３ビットＡＬＬ０データとなり、こ
れより生成される検査ビットＣ１〜Ｃ７はＡＬＬ０であ
る。また、通常のメモリアクセス処理時もＡＬＬ１テス
トモードフラグ７は‘０’を示すので情報ビットＤ３３
は‘０’となり、このときＥＣＣ生成回路２で生成され
る検査ビットＣ１〜Ｃ７は、元のデータ３２ビットだけ
を情報ビットとして生成した検査ビットと同一のものと
なる。
力された３２ビットデータにＡＬＬ１テストモードフラ
グ７の値を付加して３３ビットの仮想データを構成す
る。この仮想データ３３ビットを図２における情報ビッ
トＤ１〜Ｄ３３にあてはめる。このとき付加したフラグ
７を情報ビットＤ３３にあてはめるようにし、従来技術
で述べた図２のきまりに従って検査ビットＣ１〜Ｃ７を
排他的論理和より求める。ＲＡＭ１のＡＬＬ１テストの
とき、フラグ７の値は‘１’であり、書込みデータのビ
ットも全て‘１’なので、情報ビットＤ１〜Ｄ３３には
全て‘１’が入り、検査ビットＣ１〜Ｃ７も全てが
‘１’に生成される。ＡＬＬ０テストのときはフラグ７
は‘０’なので、３２ビットＡＬＬ０のデータに値
‘０’を付加して３３ビットＡＬＬ０データとなり、こ
れより生成される検査ビットＣ１〜Ｃ７はＡＬＬ０であ
る。また、通常のメモリアクセス処理時もＡＬＬ１テス
トモードフラグ７は‘０’を示すので情報ビットＤ３３
は‘０’となり、このときＥＣＣ生成回路２で生成され
る検査ビットＣ１〜Ｃ７は、元のデータ３２ビットだけ
を情報ビットとして生成した検査ビットと同一のものと
なる。
【００３６】このようにＥＣＣ生成回路２で生成したＥ
ＣＣの３３番目の情報ビットは、ＲＡＭ１に格納するデ
ータがＡＬＬ１になるように仮想的に埋め込んだ情報ビ
ットであり、ＲＡＭ１には格納しない。
ＣＣの３３番目の情報ビットは、ＲＡＭ１に格納するデ
ータがＡＬＬ１になるように仮想的に埋め込んだ情報ビ
ットであり、ＲＡＭ１には格納しない。
【００３７】図１において、制御装置２０は信号線２０
３でＲＡＭテスト処理を指示するときも信号線２０２に
よって、ＲＡＭ１への書き込みを指示する。メモリ制御
装置２０は、ひとつのテストデータパタンの書き込みを
ＲＡＭ１の全アドレスについて終了すると、次にＲＡＭ
１を読み出してＲＡＭ１のエラーチェックを行う。エラ
ーチェックはエラー訂正・検出回路３において処理され
る。
３でＲＡＭテスト処理を指示するときも信号線２０２に
よって、ＲＡＭ１への書き込みを指示する。メモリ制御
装置２０は、ひとつのテストデータパタンの書き込みを
ＲＡＭ１の全アドレスについて終了すると、次にＲＡＭ
１を読み出してＲＡＭ１のエラーチェックを行う。エラ
ーチェックはエラー訂正・検出回路３において処理され
る。
【００３８】エラー訂正・検出回路３では、ＲＡＭ１の
ＥＣＣを読み出すと、このＥＣＣにＡＬＬ１テストモー
ドフラグ７を付加し、４０ビットのＥＣＣを構成してシ
ンドロームを生成する。エラー訂正・検出回路３では、
図３で示す表に従い、シンドロームを生成する。図３を
説明すると、ビットＥ１〜Ｅ３２には図２におけるビッ
トＤ１〜Ｄ３２をＲＡＭ１に書いて読み出したものが入
り、ビットＥ３４〜Ｅ４０には図２におけるビットＣ１
〜Ｃ７をＲＡＭ１に書いて読み出したものが入り、ま
た、ビットＥ３３にはＡＬＬ１テストフラグの値が入
る。シンドロームの生成は、ビットＥ０〜Ｅ４０のう
ち、第１行〜第７行において‘１’が立っているビット
位置に対応するビットの排他的論理和をより得られる。
ここで、ビットＥ３３はＡＬＬ１テストモードフラグの
値であるから、ＡＬＬ１テストのときは有効であるが、
ＡＬＬ１テスト時以外は意味を持たないことになる。し
たがって、ＡＬＬ１テストモード時は４０ビットの仮想
ＥＣＣの誤り検出を行い、ＡＬＬ１テスト時以外はＲＡ
Ｍ１から読み出したままの３９ビットの誤り検出を行う
ことになる。
ＥＣＣを読み出すと、このＥＣＣにＡＬＬ１テストモー
ドフラグ７を付加し、４０ビットのＥＣＣを構成してシ
ンドロームを生成する。エラー訂正・検出回路３では、
図３で示す表に従い、シンドロームを生成する。図３を
説明すると、ビットＥ１〜Ｅ３２には図２におけるビッ
トＤ１〜Ｄ３２をＲＡＭ１に書いて読み出したものが入
り、ビットＥ３４〜Ｅ４０には図２におけるビットＣ１
〜Ｃ７をＲＡＭ１に書いて読み出したものが入り、ま
た、ビットＥ３３にはＡＬＬ１テストフラグの値が入
る。シンドロームの生成は、ビットＥ０〜Ｅ４０のう
ち、第１行〜第７行において‘１’が立っているビット
位置に対応するビットの排他的論理和をより得られる。
ここで、ビットＥ３３はＡＬＬ１テストモードフラグの
値であるから、ＡＬＬ１テストのときは有効であるが、
ＡＬＬ１テスト時以外は意味を持たないことになる。し
たがって、ＡＬＬ１テストモード時は４０ビットの仮想
ＥＣＣの誤り検出を行い、ＡＬＬ１テスト時以外はＲＡ
Ｍ１から読み出したままの３９ビットの誤り検出を行う
ことになる。
【００３９】このようにして、本実施例では、ＲＡＭの
データを、ＡＬＬ１テスト時は４０ビットの仮想ＥＣＣ
として扱い、ＡＬＬ１テスト時以外は本来の３９ビット
ＥＣＣとして扱うことにより、ＡＬＬ１のパタンを生成
できないＥＣＣを格納するＲＡＭに対して、ＡＬＬ１ラ
イト＆リードチェックとＡＬＬ０ライト＆リードチェッ
クの２回のテストでＲＡＭのテストを網羅できるように
している。
データを、ＡＬＬ１テスト時は４０ビットの仮想ＥＣＣ
として扱い、ＡＬＬ１テスト時以外は本来の３９ビット
ＥＣＣとして扱うことにより、ＡＬＬ１のパタンを生成
できないＥＣＣを格納するＲＡＭに対して、ＡＬＬ１ラ
イト＆リードチェックとＡＬＬ０ライト＆リードチェッ
クの２回のテストでＲＡＭのテストを網羅できるように
している。
【００４０】
【発明の効果】以上説明したように、本発明の情報処理
装置は、全ビット値１というパタンを生成できない誤り
訂正符号をもつメモリのテストにおいて、ハードウェア
投資することなく、通常のメモリアクセス処理手段を用
いて、全ビット値１のパタンデータでテストを行えるよ
うにしたことにより、テストの網羅性を欠かすことなく
メモリテスト時間を短縮させることができ、情報処理装
置の稼働率の低下を防ぐことができるという効果があ
る。
装置は、全ビット値１というパタンを生成できない誤り
訂正符号をもつメモリのテストにおいて、ハードウェア
投資することなく、通常のメモリアクセス処理手段を用
いて、全ビット値１のパタンデータでテストを行えるよ
うにしたことにより、テストの網羅性を欠かすことなく
メモリテスト時間を短縮させることができ、情報処理装
置の稼働率の低下を防ぐことができるという効果があ
る。
【図１】本発明の情報処理装置の一実施例のブロック図
である。
である。
【図２】誤り訂正符号の生成を説明するための図であ
る。
る。
【図３】シンドロームの生成を説明するための図であ
る。
る。
【図４】従来の情報処理装置の一実施例のブロック図で
ある。
ある。
１ ランダムアクセスメモリ（ＲＡＭ） ２，４２ エラー訂正符号（ＥＣＣ）生成回路 ３，４３ エラー訂正・検出回路 ４ 書込みデータレジスタ ５ 読出しデータレジスタ ６ エラーフラグ ７ ＡＬＬ１テストモードフラグ １０，４０ メモリ装置 ２０，５０ メモリ制御装置 １０１，１０２ 信号線 ２０１〜２０５ 信号線
Claims (2)
- 【請求項１】 メモリテスト時のテストデータがＡＬＬ
１であることを示すＡＬＬ１テストフラグと、前記ＡＬ
Ｌ１テストフラグをデータに付加して誤り訂正符号を生
成する手段と、前記ＡＬＬ１テストフラグをメモリから
読み出した誤り訂正符号に付加してエラー検出・訂正を
行う手段とを備え、前記ＡＬＬ１テストフラグと、前記
生成手段と、前記エラー検出・訂正手段とにより、全ビ
ットがすべて１である値をとることができない誤り訂正
符号を格納するメモリのテストを、仮想的に全ビットが
値１をとる誤り訂正符号のテストで行うことを特徴とす
る情報処理装置。 - 【請求項２】 １ビット誤り訂正・２ビット以下誤り検
出可能な誤り訂正符号を格納するメモリと、前記誤り訂
正符号の生成回路と、前記誤り訂正符号のシンドローム
生成回路とを有する情報処理装置であって、 前記メモリのテストにおいて、全てのビットが値１であ
るデータでテストを行うときは１を、他のデータでテス
トを行うとき、およびメモリテスト処理以外のときは値
０を示すフラグと、 前記誤り訂正符号生成回路で生成された検査ビットが偶
数個の情報ビットの排他的論理和から成る場合は、前記
検査ビットと前記フラグの値との排他的論理和をとり、
その結果を前記メモリに格納する検査ビットと差し替え
る手段と、 前記シンドローム生成回路において生成されるシンドロ
ームのうち、前記シンドロームを生成するときの要素と
なった検査ビットが前記手段によって差し替えられたも
のである場合は、前記シンドロームに前記フラグの排他
的論理和をとって誤り訂正および検出をするシンドロー
ムとする手段とを有することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062816A JP2908272B2 (ja) | 1995-03-22 | 1995-03-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062816A JP2908272B2 (ja) | 1995-03-22 | 1995-03-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08263391A JPH08263391A (ja) | 1996-10-11 |
| JP2908272B2 true JP2908272B2 (ja) | 1999-06-21 |
Family
ID=13211243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062816A Expired - Fee Related JP2908272B2 (ja) | 1995-03-22 | 1995-03-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908272B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199021B2 (ja) | 1998-03-19 | 2001-08-13 | 日本電気株式会社 | 半導体メモリ装置、該半導体メモリ装置の検査方法及び使用方法 |
| JP2001167596A (ja) * | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2005228039A (ja) * | 2004-02-13 | 2005-08-25 | Toshiba Corp | 半導体装置及びそのメモリテスト方法 |
| JP4900879B2 (ja) * | 2005-10-20 | 2012-03-21 | 日本電気株式会社 | Ｍｒａｍ及びその動作方法 |
| JP4957997B2 (ja) * | 2007-04-17 | 2012-06-20 | 日本電気株式会社 | 半導体記憶装置 |
| JP6405612B2 (ja) * | 2013-10-03 | 2018-10-17 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置及びメモリ書き込み方法 |
| EP4222746A1 (en) | 2021-09-29 | 2023-08-09 | Dream CHIP Technologies GmbH | Electronic circuit and method for self-diagnosis of a data memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153199A (en) * | 1979-05-17 | 1980-11-28 | Mitsubishi Electric Corp | Diagnostic unit for memory unit |
| JPS6476244A (en) * | 1987-09-18 | 1989-03-22 | Mitsubishi Electric Corp | Main storing control device |
-
1995
- 1995-03-22 JP JP7062816A patent/JP2908272B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08263391A (ja) | 1996-10-11 |
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|---|---|---|---|
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