JPS60118956A - メモリシステムのパリテイチエツク方式 - Google Patents
メモリシステムのパリテイチエツク方式Info
- Publication number
- JPS60118956A JPS60118956A JP58226330A JP22633083A JPS60118956A JP S60118956 A JPS60118956 A JP S60118956A JP 58226330 A JP58226330 A JP 58226330A JP 22633083 A JP22633083 A JP 22633083A JP S60118956 A JPS60118956 A JP S60118956A
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- JP
- Japan
- Prior art keywords
- data
- memory
- vertical
- parity
- vertical parity
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリシステムのパリティチェック方式に関
し、特に簡単な構成をもつ垂直パリティチェック方式に
関する。
し、特に簡単な構成をもつ垂直パリティチェック方式に
関する。
メモリシステムのエラー検出訂正方式としては、従来、
パリティ（水平ハリティ）チェック方式およびＥＯＯ方
式が用いられていた。ノ？ リテイチェツク方式は、安
価に実現できるが、１ビツトエラーの検出しかできず、
エラー検出・訂正能力は低い。それに比べてＥｏｅ方式
、例えばＳＥＣ！−ＤＥＤ（Ｓｉｎｇｌｇ Ｅｒｒｏｒ
Ｏｏｒｇｃｔｉｎｌ Ｄｕ、Ａｈｌｅ ｇｒｒｏｒ
ｆ）ｅｔｃ−ｃｔｉル！１）符号を用いれば、１ビツト
エラーの訂正と２ビツトエラーの検出が可能であるが、
ＥＯＯのピット数が多くなるとともに複雑なＥＣＧ回路
が必要であシ、高価になる為に、ビ・ゾネス・平ソコン
程度のクラスには不向きである。
パリティ（水平ハリティ）チェック方式およびＥＯＯ方
式が用いられていた。ノ？ リテイチェツク方式は、安
価に実現できるが、１ビツトエラーの検出しかできず、
エラー検出・訂正能力は低い。それに比べてＥｏｅ方式
、例えばＳＥＣ！−ＤＥＤ（Ｓｉｎｇｌｇ Ｅｒｒｏｒ
Ｏｏｒｇｃｔｉｎｌ Ｄｕ、Ａｈｌｅ ｇｒｒｏｒ
ｆ）ｅｔｃ−ｃｔｉル！１）符号を用いれば、１ビツト
エラーの訂正と２ビツトエラーの検出が可能であるが、
ＥＯＯのピット数が多くなるとともに複雑なＥＣＧ回路
が必要であシ、高価になる為に、ビ・ゾネス・平ソコン
程度のクラスには不向きである。
一方データ伝送におけるエラー処理方式として水平・垂
直ノ９リテイ方式がある。これは水平方向（ビット方向
）と垂直方向（アドレス方向）にパリティビットを設は
エラー検出能力を高めた方式であり比較的安価に実現で
きる。
直ノ９リテイ方式がある。これは水平方向（ビット方向
）と垂直方向（アドレス方向）にパリティビットを設は
エラー検出能力を高めた方式であり比較的安価に実現で
きる。
本発明の目的は、メモリシステムにおいて簡単で信頼性
の高いエラーチェック手段を提供することにあり、その
ため従来の水平ｉ４リテイチェックに加えて垂直パリテ
ィチェックも行なうようにする。しかし該垂直ノ４リテ
イチェックは、たとえば一定時間間隔であるいは水平パ
リテ子チェックでエラーが検出されたときなどに行なう
ことによシ機構全簡単化する。
の高いエラーチェック手段を提供することにあり、その
ため従来の水平ｉ４リテイチェックに加えて垂直パリテ
ィチェックも行なうようにする。しかし該垂直ノ４リテ
イチェックは、たとえば一定時間間隔であるいは水平パ
リテ子チェックでエラーが検出されたときなどに行なう
ことによシ機構全簡単化する。
そして、そのため本発明の構成は、メモリライトに先立
って同一アドレスのデータをリードするアクセス方式を
もつメモリシステムにおいて、所定のデータ幅をもつメ
モリと、メモリライトの際、ＩＪ−ｈ４データおよびラ
イトデータの双方についてそのデータ幅に亘り各ビット
位置ごとの１ の、値を２を法として順次垂直方向に加
算しその偶奇を記憶する第１の垂直パリティ生成手段と
適当な時期にメモリの全てまたは一部をリードしてその
リードデータのデータ幅に亘や各ビット位置ごとの１の
値を２を法として垂直方向に順次加算しその一偶奇をめ
る第２の垂直・臂すテイ生成手段とをそなえ、第１の垂
直ｉ４ リテイ生成手段に記憶されている偶奇データと
、第２の垂直パリティ生成手段がめた偶奇データとを比
較し、垂直ｚ４ リテイチェツクを行なうことを特徴と
するものである。
って同一アドレスのデータをリードするアクセス方式を
もつメモリシステムにおいて、所定のデータ幅をもつメ
モリと、メモリライトの際、ＩＪ−ｈ４データおよびラ
イトデータの双方についてそのデータ幅に亘り各ビット
位置ごとの１ の、値を２を法として順次垂直方向に加
算しその偶奇を記憶する第１の垂直パリティ生成手段と
適当な時期にメモリの全てまたは一部をリードしてその
リードデータのデータ幅に亘や各ビット位置ごとの１の
値を２を法として垂直方向に順次加算しその一偶奇をめ
る第２の垂直・臂すテイ生成手段とをそなえ、第１の垂
直ｉ４ リテイ生成手段に記憶されている偶奇データと
、第２の垂直パリティ生成手段がめた偶奇データとを比
較し、垂直ｚ４ リテイチェツクを行なうことを特徴と
するものである。
以下に、本発明の詳ａを実施例にしたがって説明する。
第１図は本発明の実施例方式の全体構成図であや、第２
図はその中の垂直ノｆ ＩＪティ回路の詳細図である。
図はその中の垂直ノｆ ＩＪティ回路の詳細図である。
図中、１はＣＰＵ、２はメモリ、３は水平パリティ回路
、４は垂直パリティ回路、４αはＦＯＲ（排他的論理和
）回路、４ｂは垂直パリティレジスタ、５はダート、７
はＯＲダート、６はＡＮＤ）Ｉ′に一部、８はＣＰＵデ
ータバス、９はメモリデータバス、１０はリードモデフ
ァイライト（ＲＭＷ）信号線、１１はリード（ＲＤ）信
号線、１２はライ）（Ｗ）信号線、１３はアドレス方向
スを表わしている。
、４は垂直パリティ回路、４αはＦＯＲ（排他的論理和
）回路、４ｂは垂直パリティレジスタ、５はダート、７
はＯＲダート、６はＡＮＤ）Ｉ′に一部、８はＣＰＵデ
ータバス、９はメモリデータバス、１０はリードモデフ
ァイライト（ＲＭＷ）信号線、１１はリード（ＲＤ）信
号線、１２はライ）（Ｗ）信号線、１３はアドレス方向
スを表わしている。
ＣＰＵデータはＮビットで構成され、メモリ２へのライ
ト（Ｗ）は、水平パリティ回路３でｉ４ ＩＪティビッ
ト（水平パリティ）を１ビツト付加してＮ＋１ビツトデ
ータとしてライトされる。他方リード（ＨＤ ）は、読
み出したＮ＋１ビツトデータを水平パリティ回路３でチ
ェックし、ノ臂すテイエラーがおれば、エラー信号音（
３ＰＵ１に送出するようになっている。ここまでは、従
来の）ぐリテイ方式と同じである。垂直パリティ回路４
は、ＥＯＲ回路４αと垂直／？リテイレジスタ４ｈとを
含み、次の様に垂直パリティを生成し保持する。
ト（Ｗ）は、水平パリティ回路３でｉ４ ＩＪティビッ
ト（水平パリティ）を１ビツト付加してＮ＋１ビツトデ
ータとしてライトされる。他方リード（ＨＤ ）は、読
み出したＮ＋１ビツトデータを水平パリティ回路３でチ
ェックし、ノ臂すテイエラーがおれば、エラー信号音（
３ＰＵ１に送出するようになっている。ここまでは、従
来の）ぐリテイ方式と同じである。垂直パリティ回路４
は、ＥＯＲ回路４αと垂直／？リテイレジスタ４ｈとを
含み、次の様に垂直パリティを生成し保持する。
まずイニシャル時に、垂直パリティレジスタ４７５およ
びメモリ２をクリアしておく。メモリ２にデータをライ
トする時は、先にそのアドレスのデータをリードし、そ
の際リードしたデータと前記垂直パリティレジスタ４ｂ
の出力とをＦＯＲ回路４αで演算して再び垂直パリティ
レジスタ４ｈに蓄え、さらにライトデータと垂直パリテ
ィレジスタ４ｂの出力とをもう一度ＥＯＲ演算して結果
を垂直・やりティレジスタ４αに保持する。この場合、
メモリのリードモデファイライトザイクルを利用すれば
処理が簡単になる。こうすることによって、メモリ２内
のデータを更新しても正しく垂直パリティを保持するこ
とができる。
びメモリ２をクリアしておく。メモリ２にデータをライ
トする時は、先にそのアドレスのデータをリードし、そ
の際リードしたデータと前記垂直パリティレジスタ４ｂ
の出力とをＦＯＲ回路４αで演算して再び垂直パリティ
レジスタ４ｈに蓄え、さらにライトデータと垂直パリテ
ィレジスタ４ｂの出力とをもう一度ＥＯＲ演算して結果
を垂直・やりティレジスタ４αに保持する。この場合、
メモリのリードモデファイライトザイクルを利用すれば
処理が簡単になる。こうすることによって、メモリ２内
のデータを更新しても正しく垂直パリティを保持するこ
とができる。
ＡＮＤダート６は、０ＰＵＩがリードモデファイライト
（ＲＭＷ）信号がオンのときのリード（ＲＤ）信号オン
を検出し、ＯＲダート７において、ライト（Ｗ）信号と
同様に、垂直パリティ回路４を動作させるレジスタセッ
ト信号を生成する。これによシ、通常のリード（ＲＤ
）と、リードモデファイライト（ＲＭＷ）においてライ
ト（Ｗ）に先行して実行されるリード（ＲＤ）とを区別
し、前者については垂直７９９７４回路４を動作させな
いようにしている。
（ＲＭＷ）信号がオンのときのリード（ＲＤ）信号オン
を検出し、ＯＲダート７において、ライト（Ｗ）信号と
同様に、垂直パリティ回路４を動作させるレジスタセッ
ト信号を生成する。これによシ、通常のリード（ＲＤ
）と、リードモデファイライト（ＲＭＷ）においてライ
ト（Ｗ）に先行して実行されるリード（ＲＤ）とを区別
し、前者については垂直７９９７４回路４を動作させな
いようにしている。
垂直パリティのチェックは、一定時間間隔てメモリをパ
トロールして行なったシ、あるいは水平・４リテイにエ
ラーがあった時その他適当な時期に行なう。
トロールして行なったシ、あるいは水平・４リテイにエ
ラーがあった時その他適当な時期に行なう。
第２図に示すように、垂直パリティ回路４のＥＯＲ回路
４αはＮ＋１個のｇＯＲダートからなり、各ＥＯＲケ°
−トは、同じくＮ＋１個のフリップフロップＦＦからな
る垂直パリティレジスタ４ｈの各出力と入力データとを
ＫＯＲ演算し、結果をそれぞれ対応するフリップフロッ
プにセットする。
４αはＮ＋１個のｇＯＲダートからなり、各ＥＯＲケ°
−トは、同じくＮ＋１個のフリップフロップＦＦからな
る垂直パリティレジスタ４ｈの各出力と入力データとを
ＫＯＲ演算し、結果をそれぞれ対応するフリップフロッ
プにセットする。
フリップフロップのセットは、レジスタセット信号がオ
ンのときにのみ可能にされる。またクリア信号は、イニ
シャル時にレジスタをクリヤするためのものである。
ンのときにのみ可能にされる。またクリア信号は、イニ
シャル時にレジスタをクリヤするためのものである。
このＥＯＲ演算は、データの各ビット位置の１の値を、
２を法（モジュロ２）として加算したことに相当し、結
果がｉＱリテイとなる。
２を法（モジュロ２）として加算したことに相当し、結
果がｉＱリテイとなる。
第３図（α） 、 （７５）は、具体例による実施例動
作の説明図である。
作の説明図である。
なお説明を容易にする為に、メモリ２は８ワード×９ビ
ツト構成のものとした。第３図（α）は、アドレス１，
２，４，５．７へ、それぞれデータ（００１０１１００
） （１１１１００００） （１０１００００１）（０
０１１１０１１） （０００１００１０） にパリティ
を付加してライトした場合のメモリ２と垂直パリティレ
ジスタ４ｈの値とを示している。また第３図（ｈ）は、
アドレス２をデータ（０００１０００１）に書き替えた
場合であり、前に説明した様に一旦同じアドレスをリー
ドしてリードデータで垂直パリティを更新し、ライトデ
ータで再び更新して正しく垂直ノ臂すテイが保持される
ことを示している。
ツト構成のものとした。第３図（α）は、アドレス１，
２，４，５．７へ、それぞれデータ（００１０１１００
） （１１１１００００） （１０１００００１）（０
０１１１０１１） （０００１００１０） にパリティ
を付加してライトした場合のメモリ２と垂直パリティレ
ジスタ４ｈの値とを示している。また第３図（ｈ）は、
アドレス２をデータ（０００１０００１）に書き替えた
場合であり、前に説明した様に一旦同じアドレスをリー
ドしてリードデータで垂直パリティを更新し、ライトデ
ータで再び更新して正しく垂直ノ臂すテイが保持される
ことを示している。
第４図は、垂直パリティをチェックする方式を示してい
る。まずチェックに先立って、ＣＰＵ １は、必要デー
タ（内部レジスタ等）をメモリ２に退避させ（この時も
垂直ｉ４１）ティの更新は行なう）、次に全アドレス１
乃至８のデータを読み出して、順にＦＯＲを取る。すな
わち、前記垂直パリティレジスタ４ｈとは別の手段で、
垂直パリテイ全作成する。ＯＰＵ １で得られた垂直パ
リティと、垂直パリティレジスタ４ｈの値とをＣ！ＰＵ
ｉで比較して、エラーがあったかどうかをチェックす
る。
る。まずチェックに先立って、ＣＰＵ １は、必要デー
タ（内部レジスタ等）をメモリ２に退避させ（この時も
垂直ｉ４１）ティの更新は行なう）、次に全アドレス１
乃至８のデータを読み出して、順にＦＯＲを取る。すな
わち、前記垂直パリティレジスタ４ｈとは別の手段で、
垂直パリテイ全作成する。ＯＰＵ １で得られた垂直パ
リティと、垂直パリティレジスタ４ｈの値とをＣ！ＰＵ
ｉで比較して、エラーがあったかどうかをチェックす
る。
たとえば図示のように両者のＦＯＲをとればエラービッ
トが１＃となることからエラーが検出できる。
トが１＃となることからエラーが検出できる。
このように、メモリシステムに水平・垂直・９９７４機
能を付加することによシ同一アドレスの２ビツト以上の
エラーも検出可能となる。
能を付加することによシ同一アドレスの２ビツト以上の
エラーも検出可能となる。
また全アドレスのビット中ただ１ビツトのエラーであれ
ば水平ノ４リテイエラーのあったアドレスと垂直ノ卆す
テイエラーのあったビット位置がわかるので、これを訂
正することができる。
ば水平ノ４リテイエラーのあったアドレスと垂直ノ卆す
テイエラーのあったビット位置がわかるので、これを訂
正することができる。
以上のように本発明によれは比較的安価に高信頼のメモ
リシステムが構築でき、全アドレスをパトロールするの
に必要な時間も数秒（２５６Ｋバイトシステムで、１ア
ドレスに４μｓかかるとすると約１秒）ですむので、特
にビジネス／４’ンコンクラスに適用する場合に有効で
ある。
リシステムが構築でき、全アドレスをパトロールするの
に必要な時間も数秒（２５６Ｋバイトシステムで、１ア
ドレスに４μｓかかるとすると約１秒）ですむので、特
にビジネス／４’ンコンクラスに適用する場合に有効で
ある。
第１図は本発明の１実施例方式の全体構成図、第２図は
その中の垂直・寄りティ回路の詳細図、第３図（α）
、 （ｂ）はそれぞれ具体例による実施例動作の説明図
、第４図は垂直パリティチェック方式の説明図である。 図中、１はＣＰＵ、２はメモリ、３は水平ハリティ回路
、４は垂直パリティ回路、６はＡＮＤダート、７は０Ｒ
ｒ−トを示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名） レジツタ４トイを号 ロコ■丁工ＥＮコ〜４ｂ
その中の垂直・寄りティ回路の詳細図、第３図（α）
、 （ｂ）はそれぞれ具体例による実施例動作の説明図
、第４図は垂直パリティチェック方式の説明図である。 図中、１はＣＰＵ、２はメモリ、３は水平ハリティ回路
、４は垂直パリティ回路、６はＡＮＤダート、７は０Ｒ
ｒ−トを示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名） レジツタ４トイを号 ロコ■丁工ＥＮコ〜４ｂ
Claims (1)
- メモリライトに先立って同一アドレスのデータをリード
するアクセス方式をもつメモリシステムにおいて、所定
のデータ幅をもつメモリと、メモリライトの際、リード
データおよびライトデータの双方についてそのデータ幅
に亘シ各ビット位置ごとの１の値を２を法として順次垂
直方向に加算しその偶奇を記憶する第１の垂直パリティ
生成手段と適当な時期にメモリの全てまたは一部をリー
ドしてそのリードデータのデータ幅に亘シ各ビット位置
ごとの１の値を２（ｉ−法として垂直方向に順次加算し
その偶奇をめる第２の垂直Ａリテイ生成手段とをそなえ
、第１の垂直・臂すテイ生成手段に記憶されている偶奇
データと、第２の垂直）４ リテイ生成手段がめた偶奇
データとを比較し、垂直ノやりティチェックを行なうこ
とを特徴とするメモリシステムのパリティチェック方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226330A JPS60118956A (ja) | 1983-11-30 | 1983-11-30 | メモリシステムのパリテイチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226330A JPS60118956A (ja) | 1983-11-30 | 1983-11-30 | メモリシステムのパリテイチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60118956A true JPS60118956A (ja) | 1985-06-26 |
Family
ID=16843478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226330A Pending JPS60118956A (ja) | 1983-11-30 | 1983-11-30 | メモリシステムのパリテイチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118956A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241870A (ja) * | 1991-09-13 | 1993-09-21 | Internatl Business Mach Corp <Ibm> | メモリ制御装置および方法 |
| JPH06282449A (ja) * | 1993-03-29 | 1994-10-07 | Nec Corp | メモリコントローラ |
| EP2011006A4 (en) * | 2006-04-18 | 2014-03-19 | Cisco Tech Inc | AUTOMATED EQUIPMENT PARITY AND PARITY ERROR GENERATION TECHNIQUE FOR HIGH AVAILABILITY INTEGRATED CIRCUITS |
-
1983
- 1983-11-30 JP JP58226330A patent/JPS60118956A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241870A (ja) * | 1991-09-13 | 1993-09-21 | Internatl Business Mach Corp <Ibm> | メモリ制御装置および方法 |
| JPH06282449A (ja) * | 1993-03-29 | 1994-10-07 | Nec Corp | メモリコントローラ |
| EP2011006A4 (en) * | 2006-04-18 | 2014-03-19 | Cisco Tech Inc | AUTOMATED EQUIPMENT PARITY AND PARITY ERROR GENERATION TECHNIQUE FOR HIGH AVAILABILITY INTEGRATED CIRCUITS |
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