JP3071846B2 - パリティーエラー検出方法及びパリティーエラー検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のデータビットか
ら成るデータを複数の記憶装置（ＩＣメモリ）に分割し
て記憶させるときのパリティーエラー検出方法及びパリ
ティーエラー検出回路に関する。

【０００２】

【従来の技術】従来、転送されたデータの全ビットによ
り生成したパリティーチェックを行なっていた。

【０００３】図３は、従来のパリティーエラーを検出す
る構成を示すブロック図である。図３において、８ビッ
ト（Ｄ０〜Ｄ７）構成であるデータバス１６には、制御
部１１が接続されている。メモリ（Ａ）１４には、デー
タバス１６の４ビット（Ｄ４〜Ｄ７）が接続され、一
方、メモリ（Ｂ）１５には、メモリ（Ａ）１４が接続し
ていないデータバス１６の残りの４ビット（Ｄ０〜Ｄ
３）が接続されている。パリティー生成／検査部１２
は、データバス１６の全ビット（Ｄ０〜Ｄ７）に接続さ
れており、パリティーの生成及び検査を行ない、その結
果を制御部１１に通知している。また、パリティービッ
ト用メモリ１３は、パリティー生成／検査部１２に接続
されており、パリティー生成／検査部１２が生成したパ
リティービットを記憶する。

【０００４】以下、動作を説明する。

【０００５】例えば、制御部１１が図４（ａ）に示すよ
うに、メモリ（Ａ）１４，メモリ（Ｂ）１５にデータ
「１０００００００」を書き込む（ライト時）と、パリ
ティー生成／検査部１２では、パリティー（奇数パリテ
ィー）「０」を生成し、そのパリティーをパリティービ
ット用メモリ１３に書き込む。その後、その書き込んだ
データ「１０００００００」を読み込む（リード時）
と、パリティー生成／検査部１２では、パリティー
「０」を生成し、ライト時に生成したパリティーと比較
してパリティーが同じであれば（排他的論理和をとる）
パリティーエラーを「０」（パリティーエラー無し）と
して、制御部１１に通知する。同様に、図４（ｂ）に示
すように、ライト時のデータが「１０００００００」で
あり、リード時のデータが「１１００００００」であれ
ば、それぞれのパリティーが異なるためパリティーエラ
ーを「１」（パリティーエラー有）として、制御部１１
に通知する。このように、パリティーエラーを検出する
場合、データの中の１ビットが反転したときは、即座に
パリティーエラーが検出できる。

【０００６】 しかしながら、図４（ｃ）に示すよう
に、ライト時のデータが「１０００００００」であると
き、何らかの障害によりメモリ（Ａ）１４の全ビットが
反転し、リード時のデータが「０１１１００００」とな
った場合、それぞれのパリティーは「０」と同じであ
り、データのエラーが検出できない。これは、図４
（ｄ）に示すようなデータのときも同様である。したが
って、パリティー生成／検査部１２では、このようなと
きに制御部１１に対してエラー無しであることを通知し
てしまうため、システム全体として誤動作することが生
じる。

【０００７】

【発明が解決しようとする課題】上記従来技術では、例
えば、１つのメモリの全ビットが反転するように、複数
（偶数個）のビットが同時に反転してしまう場合には、
エラーを検出することができないという問題があった。

【０００８】本発明の目的は、データビットを複数の群
に分割し、複数のメモリを用いてデータを記憶する場合
において、１つのメモリの全ビットが反転したときに、
パリティーエラーを検出可能にすることにある。

【０００９】

【課題を解決するための手段】本発明は、複数のデータ
ビットを複数のデータビット群に分割し、上記複数のデ
ータビットによるパリティーチェックと、上記データビ
ット群毎から少なくとも１ビットずつ抽出したデータビ
ットによるパリティーチェックとに基づいてパリティー
チェックを行なうことを特徴とする。

【００１０】

【作用】複数のデータビットを複数のデータビット群に
分割し、その複数のデータビット群毎から少なくとも１
ビットずつ抽出したビットによりパリティーチェックを
行なう。これによって、任意の群の全ビットが反転した
ことを検出することができる。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００１２】図１は、本発明の構成を示すブロック図で
ある。

【００１３】図１において、制御部１はマイクロプロセ
ッサ等の処理装置を示し、データビット数が８ビット
（Ｄ０〜Ｄ７）であるデータバス６に接続されている。
メモリ（Ａ）４は、データバス６の中の４本のデータビ
ット（Ｄ４〜Ｄ７）を接続しており、一方、メモリ
（Ｂ）５は、メモリ（Ａ）４が接続していないデータバ
ス６の中の残りの４本のデータビット（Ｄ０〜Ｄ３）を
接続している。パリティー生成／検査部２ａは、データ
バス６の全データビット（Ｄ０〜Ｄ７）を引き込んでお
り、パリティーの生成（奇数パリティー）及び検査を行
ない、また、反転検出用パリティー生成／検査部２ｂ
は、データバス６の中のメモリ（Ａ）４に接続されてい
るデータビット群（Ｄ４〜Ｄ７）の中の１本のデータビ
ット（Ｄ７）と、メモリ（Ｂ）５に接続されているデー
タビット群（Ｄ０〜Ｄ３）の中の１本のデータビット
（Ｄ３）とを引き込んでおり、その引き込んでいるデー
タビット（Ｄ３，Ｄ７）についてパリティーの生成（奇
数パリティー）及び検査を行なうものである。パリティ
ービット用メモリ３ａは、パリティー生成／検査部２ａ
が生成したパリティーを記憶するものであり、また、パ
リティービット用メモリ３ｂは、反転検出用パリティー
生成／検査部２ｂが生成したパリティーを記憶するため
のものである。さらに、パリティー生成／検査部２ａが
検査した結果の出力と、反転検出用パリティー生成／検
査部２ｂが検査した結果の出力とは、論理演算子７によ
って論理和がとられ制御部１に通知される。

【００１４】次に、図１及び図２に基づいて本発明の動
作を説明する。

【００１５】制御部１がメモリ（Ａ）４及びメモリ
（Ｂ）５にデータを書き込む（ライト時）際、パリティ
ー生成／検査部２ａは、全データビット（Ｄ０〜Ｄ７）
によりパリティービットを生成し（Ｄ０〜Ｄ７パリティ
ー）、パリティービット用メモリ３ａに記憶させる。

【００１６】また、それと同時に、反転検出用パリティ
ー生成／検査部２ｂは、メモリ（Ａ）４が引き込んでい
るデータビット群（Ｄ４〜Ｄ７）の中の１本のデータビ
ット（Ｄ７）と、メモリ（Ｂ）５が引き込んでいるデー
タビット群（Ｄ０〜Ｄ３）の中の１本のデータビット
（Ｄ３）とによりデータビットを生成し（Ｄ７，Ｄ３パ
リティー）、パリティービット用メモリ（Ｂ）に記憶さ
せる。

【００１７】次いで、制御部１がメモリ（Ａ）４及びメ
モリ（Ｂ）５からデータを読み込む（リード時）際、パ
リティー生成／検査部２ａ及び反転検出用パリティー生
成／検査部２ｂは、読み込んだデータからデータを書き
込んだときと同様にデータビットを生成し、データを書
き込んだときに記憶させたパリティービットと比較し
（排他的論理和をとる）、異なっている場合は異常あり
とみなして「１」を出力し、同じである場合は正常とみ
なして「０」を出力する。そして、パリティー生成／検
査部２ａと反転検出用パリティー生成／検査部２ｂとか
らの出力は、論理演算子７によって論理和がとられ制御
部１に通知される。

【００１８】例えば、図２（ａ）に示すように、制御部
１がメモリ（Ａ）４、メモリ（Ｂ）５に対して、データ
「１０００００００」を書き込み（ライト時）、それを
読みだしたときのデータが「１０００００００」（リー
ド時）であれば、パリティー生成／検査部２ａから出力
されるパリティーエラー（パリティーエラー１）は
「０」となり、また、反転検出用パリティー生成／検査
部２ｂから出力されるパリティーエラー（パリティーエ
ラー２）は「０」となるため、論理演算子７からの出力
は「０」となって、制御部１に対してパリティーエラー
無しであることが通知できる。

【００１９】 また、図２（ｂ）に示すように、書き込
みのときのデータが「１０００００００」であるとき、
何らかの障害によって、メモリ（Ａ）４の全ビットが反
転し、読み出しのときのデータが「０１１１００００」
となると、パリティー生成／検査部２ａの出力（パリテ
ィーエラー１）は「０」であるが、反転検出用パリテイ
ー生成／検査部２ｂの出力（パリティーエラー２）は
「１」となるため、論理演算子７から出力されるパリテ
ィーエラー検出結果（パリティーエラー）は「１」とな
り、制御部１に対して何らかの異常があったことが通知
できる。

【００２０】さらに、図２（ｄ）に示すように、書き込
みのときのデータ「１０００００００」に対して、読み
出しのデータが「１００００００１」のように、１ビッ
トのみデータが反転した場合、反転検出用パリティー生
成／検査部２ｂの出力（パリティーエラー２）は「０」
であるが、パリティー生成／検査部２ａの出力（パリテ
ィーエラー１）は「１」となるため、制御部１に対して
パリティーエラー有（パリティーエラー「１」）である
ことを通知することができる。以上説明したように、デ
ータビットを複数の群に分割し、複数のメモリを用いて
データを記憶する場合において、１つのメモリの全ビッ
トが反転したときに、パリティーエラーを検出すること
ができる。

【００２１】

【発明の効果】本発明によれば、複数のデータビットが
反転した場合、特に、データビットを複数の群に分割し
て複数のメモリを用いてデータ記憶する場合において、
その群毎から少なくとも１ビットずつ抽出して得られた
パリティーにより、その複数の群の１つの群の全ビット
が反転したときでもエラーを検出することができる。

【図面の簡単な説明】

【図１】本発明を示すブロック図である。

【図２】本発明の動作を説明する図である。

【図３】従来の技術を示すブロック図である。

【図４】従来の技術を説明する図である。

【符号の説明】

１…制御部、２ａ…パリティー生成／検査部、２ｂ…反
転検出用パリティー生成／検査部、３ａ…パリティービ
ット用メモリ（Ａ）、３ｂ…パリティービット用メモリ
（Ｂ）、４…メモリ（Ａ）、５…メモリ（Ｂ）、６…デ
ータバス、７…論理演算子。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/10 G06F 12/16 H03M 13/09

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のデータビットからなるデータを複
   数のデータビット群に分割し、前記データを書き込むときに当該データの全データビッ
   トによって生成されたパリティーと、当該データを読み
   出すときに当該データの全データビットによって生成さ
   れるパリティーとを比較して第１のパリティーチェック
   を行なうと共に、 前記データを書き込むときに前記データビット群のそれ
   ぞれから少なくとも１ビットずつ抽出したデータビット
   によって生成されたパリティーと、当該データを読み出
   すときに当該１ビットずつ抽出したデータビットによっ
   て生成されるパリティーとを比較して第２のパリティー
   チェックを行ない、 これら第１のパリティーチェックと第２のパリティーチ
   ェックとによってパリティーエラーを検出する ことを特
   徴とするパリティーエラー検出方法。
2. 【請求項２】 複数のデータビットからなるデータを転
   送する転送手段と、当該データを分割してなる複数のデータビット群のそれ
   ぞれ を記憶する複数の記憶手段と、前記複数の記憶手段に前記データを書き込むときに当該
   データの全データビットによって生成されたパリティー
   と、当該複数の記憶手段から当該データを読み出すとき
   に当該データの全データビットによって生成されるパリ
   ティーとを比較して パリティーチェックを行なう第１の
   パリティーチェック手段と、前記複数の記憶手段に前記データを書き込むときに当該
   複数の記憶手段毎に少なくとも１ビットずつ抽出したデ
   ータビットによって生成されたパリティーと、 当該複数の記憶手段から当該データを読み出すときに当
   該１ビットずつ抽出したデータビットによって生成され
   るパリティーとを比較して パリティーチェックを行なう
   第２のパリティーチェック手段と、前記 第１のパリティーチェック手段からの検査出力と、
   前記第２のパリティーチェック手段からの検査出力とを
   論理和する手段と、 を備えたことを特徴とするパリティーエラー検出回路。