JPH01197860A - メモリ故障検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置などに用いられるメモリの故障検
出回路に関し、特に大容量のメモリを短時間に調べるメ
モリ故障検出回路に関する。

〔従来の技術〕

従来、メモリの故障検出は、メモリにデータを書き込み
、そのデータを読み出した時に書き込まれたデータと同
一かどうかを調べることにより行われているが、データ
の書き込み、読み出しおよび比較はすべて中央演算装置
（以下ＣＰＵ）を介して行われていた。

〔発明が解決しようとする問題点〕

しかしながら、上述のようにすべての処理なＣＰＵによ
り行っていると、メモリ容量の増大に伴って故障検出に
必要な時間が長くなるという問題がある。特に、情報処
理装置の動作開始時にメモリの故障検出に割りあてられ
る時間は短かく、全部のメモリを調べられない場合も生
じ、情報処理装置の信頼性上問題となっていた。

〔問題点を解決するための手段〕

本発明の目的は前述した問題点を解決し、大容量のメモ
リを短時間で調べることの可能なメモリ故障検出回路を
提供することにある。

本発明では、上記目的達成のため、対象メモリへのデー
タ書き込み、読み出しおよび比較処理にダイレクト・メ
モリ・アクセス（以下ＤＭＡ）を使用している。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。こ
こでは故障検出を行うメモリを２つのブロックに分けた
場合を示した。第１図において、ＣＰＵ１はアドレスバ
ス１０．データバス１１゜フントロールバス１２を介し
て本発明のメモリ故障検出回路に必要なデータ等の設定
および動作開始などを制御している。

ＤＭＡコントローラ２はＤＭＡによるデータの読み書き
などの制御を行う。

第１のメモリブロック３は、アドレスバス１０と直接接
続されているほかバス１３．バッファ２４およびバス１
７を介してデータバス１１に接続されている。また、こ
れらのバス１３．１７はそれぞれ比較器３０に接続され
ている。第２のメモリブロック４も第１のメモリブロッ
ク３と同様、ハス１４、バッファ２５．バス１８および
比較器３１に接続されている。

本発明によるメモリ故障検出回路を用いる場合、故障検
出対象となるメモリを容量の小さなブＯ。

りに分割すると故障検出に要する時間を短縮することが
できるが、それに伴って回路のコストが増すため、メモ
リの分割数はＤＭＡコントローラの性能を考慮して決定
することが望ましい。

メモリコントロール回路２０は、メモリ選択レジスタ２
１内のデータにより選択されたメモリブロックに対し書
き込み許可あるいは読み出し許可を与える。この書き込
み、読み出し許可の種別はメモリ故障検出開始前にＣＰ
Ｕ１によって設定される。

故障検出用データ発生回路２３はメモリブロックに書き
込む故障検出用データを出力する回路で、バス１５．バ
ッファ２２およびバス１６を通じてデータバス１１に接
続されている。

２つの比較器３０および３１は、メモリブロックから読
み出されたデータと、故障検出用データ発生回路２３が
出力するデータを比較し、異なりていた場合に信号を出
力する。

不良判定回路３４は、２つの比較器３０および３１の出
力を受けて、どのメモリブロックに故障があるかを示す
データを作成、保持する。

また、故障検出用データ発生回路２３は第３図に示すよ
うに、データ列選択レジスタ４３．アドレス発生回路４
２．データＲＯＭ４１から構成されている。データＲＯ
Ｍ４１には故障検出率を上げるため数種類の故障検出用
データ列が書き込まれていて、・その選択はデータ列選
択レジスタ４３に設定するデータによって行う。データ
列選択レジスタ４３は、メモリ故障検出実行前にＣＰＵ
　１から与えられるデータ１３２を受け、内部に持つテ
ーブルを参照して選択されたデータ列の開始アドレスを
出力する。アドレス発生回路４２はこの開始アドレスを
受け、このアドレスにＤＭＡコントローラ２から与えら
れるアクノリッジ信号１３０の数を加算してデータＲＯ
Ｍ４１のリードアドレスを発生する。後述するアクノリ
ッジ信号を計数するカウンタは、データ列がｎ個のデー
タから構成されているとすれば、ｎ進カウンタで構成さ
れアクノリッジ信号の数がｎを超えるとＯにもどる。

次に、第１図のメモリ故障検出回路の動作を説明する。

本発明によるメモリ故障検出回路を含んだ情報処理装置
の電源が投入されると、ＣＰＵ　１はメモリ故障検出処
理を含んだスタートアップ用プログラムを実行する。そ
のプログラムの中で、メモリ故障検出回路の初期設定が
行われるが、この初期設定はデータの設定と状態の設定
の２つに大別される。データ設定が行わｈるのはＤＭＡ
コントローラ２．メモリ選択レジスタ２１および故障検
出用データ発生回路２３中のデータ列選択レジスタ４３
で、故障検出を行うメモリブロックの番号、メモリブロ
ックに書き込むデータの個数。

書き込む故障検出用データの種類が設定される。

また状態設定が行われるのは、バッファ２２，２４およ
び２５とメモリコントロール回路２０で、バッファは全
てイネーブル状態に、メモリコントロール回路２０は書
き込み許可出力状態にそれぞれ設定される。この初期設
定に必要なデータはＣＰＵ１外部の不揮発性メモリに保
存されているが、書き換え可能でＣＰＵＩがアクセス可
能であればこれに限定されない。

初期設定が終了すると、ＣＰＵＩはＤＭＡコントローラ
２に対゛してメモリ故障検出の開始を指示する。′この
要求を受けてＤＭＡコントローラ２はＣＰＵＩに対して
アドレスバス１０．データバス１１およびコントロール
バス１２の占有要求をし、ＣＰＵ１はその承認を与える
とＤＭＡコントローラ２からバス使用権が返還さｈるま
でバスから切り離された状態となる。またメモリコント
ロール回路２０はメモリ選択レジスタ２１からのメモリ
ブロック指定データに基づき、選択されたメモリブロッ
クに対して書き込み許可信号１０１および１０２を与え
る。本実施例ではメモリブロック３および４を選択した
場合を示す。

バスの占有が許可されるとＤＭＡ：ｚントローラ２は故
障検出用データ発生回路２３中のデータＲＯＭ４１へ読
み出し信号１３１を与える。アドレス発生回路４２はデ
ータ列選択レジスタ４３から与えられるデータ列の先頭
アドレスに、データＲＯＭ４１からデータが１つ読み出
されるごとにＤＭＡコントローラ２から与えられるＤＭ
Ａアクノリッジ信号１３０の数を加算して作ったアドレ
スをデータＲＯＭ４１へ与える。

データＲＯＭ４１はアドレスおよび読み出し信号を受け
て、故障検出用データを出力する。この出力データはイ
ネーブル状態のバッファ２２を介してデータバス１１へ
送られ、バス１７および１８゜イネーブル状態のバッフ
ァ２４および２５．バス１３および１４を通じてメモリ
ブロック３および４の同一アドレスに同時に書き込まれ
る。このメモリアドレスはＤＭＡコントローラ２の内部
にあるカウンタで作られ、アドレスバス１０を通じて各
メモリブロック３および４に与えられる。

このような動作を、初期設定された回数繰り返し行うと
、ＤＭＡコントローラ２はバスの占有権をＣＰＵＩにも
どす。この時、メモリブロックにまだデータの書かれて
いない領域が存存する場合は、前述した書き込み動作を
繰り返し行う。この場合、書き込みアドレスは前回行っ
た書き込みの最終アドレスの次のアドレスから開始する
ようＤＭＡコントローラ２にＣＰＵＩから設定を行う必
要がある。

ＤＭＡによる故障検出用データの書き込み、が終了する
と、ＣＰＵ１はバッファ２４および２６をディスイネー
ブル状態に、メモリコントロール回路２０を読み出し許
可信号出力状態に、メモリ選択レジスタ２１に読み出し
するメモリブロックを示すデータを設定した後、再びＤ
ＭＡコントローラ２にＤＭＡの開始を指示する。

メモリコントロール回路２０は書き込み時に選択された
メモリプロ”ツクに対し、読み出し許可信号を与える。

故障検出用データ発生回路２３にはデータ書き込み時と
同様、ＤＭＡコントローラ２から読み出し信号１３１お
よびＤＭＡアクノリッジ信号１３０が与えられ、故障検
出用データを出力する。故障検出用データの出力と同時
に各メモリブロック３および４からはデータが読み出さ
れるが、バッファ２４および２５が“ディスイネーブル
状態のため、メモリブロック３および４からのデータお
よび故障検出用データ発生回路２３からのデータは比較
器３０および３１へ入力される。

比較器３０および３１では入力された２つのデータを比
較し、一致しない場合は不良判定回路３４へ不一致信号
１１０および１１１を出力する。

°　不良検出回路３４は各メモリブロック３および４か
らの信号を受けて、故障のあったメモリブロック番号に
表わすデータを保持する。このデータは比較処理の終了
後、ＣＰＵ１の読み出し要求信号１３３が与えられるデ
ータバス１１を通じて出力される。第４図の表は故障検
出用データ比較による故障検出例を示す。また、故障検
出率向上のために、故障検出用データの種類を変えて複
数回メモリの故障検出を行うことも可能である。

第２図は本発明の他の実施例を示すブロック図である。

第１図に示した実施例がメモリブロックと同数の比較器
を使用し、故障検出用データの書き込みの他、書き込ん
だデータと元のデータとの比較も、選択さｈた全てのメ
モリブロックに対して同時に行われるのに対し、この実
施例では、故障検出用データの書き込みは選択された全
てのメモリブロックに対し同時に行うが、データの比較
は１つの比較器を用いてメモリブロックごとに行ってい
る。第１図におけるバッファ２４および２５に相当する
のが第２図のバッファ２２で、バッファ２６はデータ書
き込み時にディスイネーブル、読み出し比較時にはイネ
ーブルとなる。読み出し比較は各メモリブロックごとに
行うため、イモリ選択レジスタ２１の値をその都度ＣＰ
Ｕ１により設定する。これらの実施例では故障の有無、
故障のあったメモリブロックを示すデータを不良判定回
路３４に保持し、故障検出処理が終了後ＣＰＵＩがその
データを読み出しているが、比較器の出力信号の利用は
これに限ったものでないことは明らかである。

〔発明の効果〕

以上説明したように、本発明はメモリの故障検出にＤＭ
Ａを用いたので、大容量のメモリに対する故障検出を短
時間で行うことができるという効果がある。

また、メモリを複数のブローツクに分割することにより
一層時間短縮を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例を示すブロック図、第３図は故障検
出用データ発生回路のブロック図、第４図はデータ比較
による故障検出の例を示す表である。 第１図〜第３図において、 ｌ・・・・・・ＣＰＵ、２〜６−・・・・・メモリブａ
ｙり、ｌＯ・・・・・・アドレスバス、ｌｌ・・・・・
・データバス、１２・・・・・・フン）四−ルバス、１
３〜１８・・・・・・バス、２０・・・・・・メモリコ
ントロール回路、２１・・・・・・メモリ選択レジスタ
、２２，２４，２５，２６，２７・・・・・・バッファ
、２３・・・・・・故障検出用データ発生回路、３０〜
３２・・・・・・比較器、３４・・・・・・不良判定回
路、４１・・・・・・データＲＯＭ、４２・・・・・・
アドレス発生回路、４３・・・・・・データ列選択レジ
スタ。 代理人　弁理士　　内　原　　　音 第４　図

Claims (2)

【特許請求の範囲】
1. （１）読み書き可能なメモリのメモリ故障検出回路にお
   いて、 故障検出対象である少なくとも１つのメモリブロックと
   、このメモリブロックに読み出しおよび書き込みの許可
   信号を与えるメモリコントロール回路と、前記メモリブ
   ロックを指定するデータを有するメモリ選択レジスタと
   、前記メモリブロックに書き込む故障検出用データを有
   する故障検出用データ発生回路と、前記メモリブロック
   から読み出されたデータを、書き込んだ前記故障検出用
   データと比較し、その結果を出力する比較器と、この比
   較器の出力を受けて前記メモリブロックの状況を表わす
   データを作る不良判定回路と、前記メモリブロックおよ
   び前記故障検出用データ発生回路の制御を行うコントロ
   ーラから構成され、前記メモリブロックの故障検出をダ
   イレクト・メモリ・アクセスを使用して行うことを特徴
   とするメモリ故障検出回路。
2. （２）前記故障検出用データ発生回路が、複数種の故障
   検出用データ列を有するデータＲＯＭと、このデータＲ
   ＯＭの読み出しアドレスを発生するアドレス発生回路と
   、前記複数の故障検出用データ列の中の１つを選択する
   データを有するデータ列選択レジスタから構成されたこ
   とを特徴とする特許請求の範囲第１項記載のメモリ故障
   検出回路。