JPS59133654A - プログラムデバツグ装置 - Google Patents
プログラムデバツグ装置Info
- Publication number
- JPS59133654A JPS59133654A JP58006777A JP677783A JPS59133654A JP S59133654 A JPS59133654 A JP S59133654A JP 58006777 A JP58006777 A JP 58006777A JP 677783 A JP677783 A JP 677783A JP S59133654 A JPS59133654 A JP S59133654A
- Authority
- JP
- Japan
- Prior art keywords
- program
- terminal
- signal
- storage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラムをデバッグする装置に関するもの
である。
である。
従来の旧算機は、主記憶装置上で実行するプログラムの
デバッグ装置として本格的なものはなかった。つまシ、
デバッグの方法は純粋なソフトウェア手法によるものか
、或いはハードウェア装置を含めた障害解析装置の利用
による二つの方法により行なわれていた。しかし、ソフ
トウェアによる手法は予めデバッグのためのプログラム
コードをプログラムに埋め込んでおく必要があり、計算
機システムの製作が完了したときには、これらのプログ
ラムコードは、プログラムの量が増大す′ることや、プ
ログラム実行速度に悪影響を与えるという理由で削除さ
、れる。このため、その後に起こるソフトウェア障害に
対するプログラム内の誤りを発見することは非常に困難
外ものであった。また、ハードウェア装置は計算機のバ
スの監視−装置等であり、同時に動作するハードウェア
の情報が入シ込むために、プログラムをデバッグする目
的として使用するには効率の悪いものであった。
デバッグ装置として本格的なものはなかった。つまシ、
デバッグの方法は純粋なソフトウェア手法によるものか
、或いはハードウェア装置を含めた障害解析装置の利用
による二つの方法により行なわれていた。しかし、ソフ
トウェアによる手法は予めデバッグのためのプログラム
コードをプログラムに埋め込んでおく必要があり、計算
機システムの製作が完了したときには、これらのプログ
ラムコードは、プログラムの量が増大す′ることや、プ
ログラム実行速度に悪影響を与えるという理由で削除さ
、れる。このため、その後に起こるソフトウェア障害に
対するプログラム内の誤りを発見することは非常に困難
外ものであった。また、ハードウェア装置は計算機のバ
スの監視−装置等であり、同時に動作するハードウェア
の情報が入シ込むために、プログラムをデバッグする目
的として使用するには効率の悪いものであった。
本発明は、上記事情に鑑みカされたもので、その目的と
するところは、ソフトウェア東件と、ハードウェア条件
とを組み合わせることにより、プログラムの挙動を記憶
することにより、効率よくプログラムをデバッグする装
置を提供しようというものである。
するところは、ソフトウェア東件と、ハードウェア条件
とを組み合わせることにより、プログラムの挙動を記憶
することにより、効率よくプログラムをデバッグする装
置を提供しようというものである。
以゛Ｆ、本発明を、第１図・第２図に基づい−Ｇ詳述す
る１、 第１図において、ｌは中央演算処理装置ｋ（狂り下ＣＰ
Ｕと略称する）で、後述の制御信号出力部１１を有する
。２は記憶装置で、プログラムの挙動を記憶する記憶部
２１と、制御信号出力部１１からの記憶制御信号によシ
・クズ１０上のデータを記憶するかしないかを判別する
記憶判別部２２と、・＜ス結合部２３とから構成され、
乙。３はメモリで、オペレー等インクシステム（以下Ｏ
８と略称する）及びユーザプログラム等を記憶するとと
もｒ（、どのプログラムの挙動を記憶させるかを制御す
る制御７０グラム３１を有する。制御フログラム３１は
、ＣＰＵ１がカーネル、ユーザ及びスノ（−〕くイザの
どのプロセッサ実行モードで動作しているときに記憶す
るか、あるいはＣＰＵＩで実行する複数タスクの内のい
ずれかを選択しているときに記憶するか、また、あるメ
モリ番地からあるメモリ番地までプログラムが実行しで
いる時に記憶するかのソフトウェア条件（設定値）を制
御信号出力部１１に出力する。
る１、 第１図において、ｌは中央演算処理装置ｋ（狂り下ＣＰ
Ｕと略称する）で、後述の制御信号出力部１１を有する
。２は記憶装置で、プログラムの挙動を記憶する記憶部
２１と、制御信号出力部１１からの記憶制御信号によシ
・クズ１０上のデータを記憶するかしないかを判別する
記憶判別部２２と、・＜ス結合部２３とから構成され、
乙。３はメモリで、オペレー等インクシステム（以下Ｏ
８と略称する）及びユーザプログラム等を記憶するとと
もｒ（、どのプログラムの挙動を記憶させるかを制御す
る制御７０グラム３１を有する。制御フログラム３１は
、ＣＰＵ１がカーネル、ユーザ及びスノ（−〕くイザの
どのプロセッサ実行モードで動作しているときに記憶す
るか、あるいはＣＰＵＩで実行する複数タスクの内のい
ずれかを選択しているときに記憶するか、また、あるメ
モリ番地からあるメモリ番地までプログラムが実行しで
いる時に記憶するかのソフトウェア条件（設定値）を制
御信号出力部１１に出力する。
第２図は、制御信号出力部１１の詳細を示した回路図で
、端子１には、制御プログラム３１が出力する装置イネ
ーブル信号を印加する。
、端子１には、制御プログラム３１が出力する装置イネ
ーブル信号を印加する。
この装置イネーブル信号は、記憶装置２の動作を許可あ
るいは禁止させるための信号で、対極とする現象を発見
したときに記憶装置２へのデータの川き込みを停止させ
るために用いる。また、この装置イネーブル信号は、バ
ス１０のイニシャライズのときにも停止する信号を印加
する。端子Ｔ２には、制＃１１プログラム３１が出力す
るプロセッサモード信号を印加する。端子Ｔ３には、Ｃ
ＰＵ１のカーネル信号を印加する。端子Ｔ４には、制御
プログラム３１が出力するカーネルモード記録信号を印
加する。端子Ｔ５には、ＣＰＵ１のユーザ信号を印加す
る。端子Ｔ６には制御プログラム３１が出力するユーザ
モード記録信号を印加する。
るいは禁止させるための信号で、対極とする現象を発見
したときに記憶装置２へのデータの川き込みを停止させ
るために用いる。また、この装置イネーブル信号は、バ
ス１０のイニシャライズのときにも停止する信号を印加
する。端子Ｔ２には、制＃１１プログラム３１が出力す
るプロセッサモード信号を印加する。端子Ｔ３には、Ｃ
ＰＵ１のカーネル信号を印加する。端子Ｔ４には、制御
プログラム３１が出力するカーネルモード記録信号を印
加する。端子Ｔ５には、ＣＰＵ１のユーザ信号を印加す
る。端子Ｔ６には制御プログラム３１が出力するユーザ
モード記録信号を印加する。
端子Ｔ７には制御７０グラム３１が出力する記録可／不
可信号を印加する。端子Ｔ３．Ｔ４は、ＡＮＤ回路４１
・で接続する。端子Ｔ５，７“６は、ＡＮＤ回路５に接
続すル。各ＡＮＤ回路４，５けＯＲ回路６に接続する。
可信号を印加する。端子Ｔ３．Ｔ４は、ＡＮＤ回路４１
・で接続する。端子Ｔ５，７“６は、ＡＮＤ回路５に接
続すル。各ＡＮＤ回路４，５けＯＲ回路６に接続する。
ＯＲ回路６は、各Ａ Ｎ 、Ｄ回路４，５の仙に別の条
件を設定することができるＡＮＤ回路も接続することが
でき乙。ＯＲ回路６と端子Ｔ２は、ＡＮＤ回路７に接続
する。ＡＮＤ回路７と端子Ｔ７は、ＯＲ回路８に接続す
る。
件を設定することができるＡＮＤ回路も接続することが
でき乙。ＯＲ回路６と端子Ｔ２は、ＡＮＤ回路７に接続
する。ＡＮＤ回路７と端子Ｔ７は、ＯＲ回路８に接続す
る。
ＯＲ回路８と端子Ｔ１は、ＡＮＤ回路９に接続する。Ａ
ＮＤ回路９の出力信号（−ｊ、記憶制御信号として記・
憶判別部２２に出力する。
ＮＤ回路９の出力信号（−ｊ、記憶制御信号として記・
憶判別部２２に出力する。
ｖ上のように構成されたものにおいて、次に動作を説明
する０、 今、ＣＰＵ１がカーネル状態のときの７０グラムの挙動
を１竹析しようとする場合、オペレータはコンソール等
＆ＵよＩＩ川用ｊプログラム３１にカーネルモードの記
録を指示する。制御プログラム３１は、この指示により
、制御信号出力部Ｊ１の端子Ｔ１に装部、イネーブル信
号、端子Ｔ２にプロセッサモード信号、端子Ｔ４にカー
ネルモード記録信号及び端子Ｔ７に記録可の信号をパス
１０全通して夫々印加する。この状態において、ＣＰＵ
１がカーネルになったとき、端子Ｔ３にカーネル信号が
印加されて、ＡＮＤ回路４には／／ ］ 、 、 ／／
１’ ｉｌが人力することＫなり、ＡＮＤ回路４から
７１＃か出力される。この信号は、ＯＲ回路６を介して
ＡＮＤ回路７に印加さ−ＩＬ、ＡＮＤ回路７は“ｌｌ。
する０、 今、ＣＰＵ１がカーネル状態のときの７０グラムの挙動
を１竹析しようとする場合、オペレータはコンソール等
＆ＵよＩＩ川用ｊプログラム３１にカーネルモードの記
録を指示する。制御プログラム３１は、この指示により
、制御信号出力部Ｊ１の端子Ｔ１に装部、イネーブル信
号、端子Ｔ２にプロセッサモード信号、端子Ｔ４にカー
ネルモード記録信号及び端子Ｔ７に記録可の信号をパス
１０全通して夫々印加する。この状態において、ＣＰＵ
１がカーネルになったとき、端子Ｔ３にカーネル信号が
印加されて、ＡＮＤ回路４には／／ ］ 、 、 ／／
１’ ｉｌが人力することＫなり、ＡＮＤ回路４から
７１＃か出力される。この信号は、ＯＲ回路６を介して
ＡＮＤ回路７に印加さ−ＩＬ、ＡＮＤ回路７は“ｌｌ。
／′Ｊｚが入力することになりＡＮＤ回路７から“１〃
が出力され、同様ｅこＯＲ回路８．ＡＩＶＤ回路９を介
して記憶制御信号が記憶判別部２２に出力される１、 記憶判別部２２１ｄ、１間御信号出力部からの信号が／
／１７であるので、バス結合部２３よリノクス１０上の
アドレス信号とデータ信号とを記憶部２１に記憶する。
が出力され、同様ｅこＯＲ回路８．ＡＩＶＤ回路９を介
して記憶制御信号が記憶判別部２２に出力される１、 記憶判別部２２１ｄ、１間御信号出力部からの信号が／
／１７であるので、バス結合部２３よリノクス１０上の
アドレス信号とデータ信号とを記憶部２１に記憶する。
この記憶部２１は、Ｆ Ｉ Ｐ’ ０式のメモリで常し
て〕■新の情報が記憶される。このようにして、ＣＰＵ
１がカーネル状態の時のプログラムの挙動が次々に記憶
されていく。（して、対象とする現象を発見したときに
、端子１に”ＯＩが印加され装に２に記憶するのを停止
した後に、記憶部２１の各データは、バス結合部２３を
介して、メモリ３に読み出でれてプログラムの挙動の解
析が行なわれる。
て〕■新の情報が記憶される。このようにして、ＣＰＵ
１がカーネル状態の時のプログラムの挙動が次々に記憶
されていく。（して、対象とする現象を発見したときに
、端子１に”ＯＩが印加され装に２に記憶するのを停止
した後に、記憶部２１の各データは、バス結合部２３を
介して、メモリ３に読み出でれてプログラムの挙動の解
析が行なわれる。
本発明でに１ソフトウ工ア条件とハードウェア条件とを
制御信号出力部１］に示すような回路構成としたが、こ
の回路構成に限らず、あらゆる条件で設定することが可
能であるこｋはもちろんである。
制御信号出力部１］に示すような回路構成としたが、こ
の回路構成に限らず、あらゆる条件で設定することが可
能であるこｋはもちろんである。
以上のように、本発明は、ソフトウェア条件とハードウ
ェア条件とを組み合わせることにより、色々な単位でプ
ログラムの挙！１ｉｂｆ！：記憶し、解析することによ
ってプログラムの誤シを検出することができる。
ェア条件とを組み合わせることにより、色々な単位でプ
ログラムの挙！１ｉｂｆ！：記憶し、解析することによ
ってプログラムの誤シを検出することができる。
この組み合わせは、例えば、
０）オペレーティングシステムを含んだすべてのプログ
ラム ■７）オペレーティングシステムを除いたすべてのプロ
グラム（ユーザプログラム） ■ユーザプログラムの内の唯一っ ■複数のユーザプログラム ■指定プロセッサ優先レベルのプログラム（以下２以上
、唯一レベル） 等である。
ラム ■７）オペレーティングシステムを除いたすべてのプロ
グラム（ユーザプログラム） ■ユーザプログラムの内の唯一っ ■複数のユーザプログラム ■指定プロセッサ優先レベルのプログラム（以下２以上
、唯一レベル） 等である。
また、ＣＰＵがバスを使用して行なったデータ交換の履
歴が選択的に記憶装置に格納されるためプログラムに誤
りがある場合、その誤りを発生するプログラムの挙動を
記憶し、後で解析することによってプログラムに存在す
る誤りの発見を容易ＶＣ行なうことができる等の優れた
利点を有するものである。
歴が選択的に記憶装置に格納されるためプログラムに誤
りがある場合、その誤りを発生するプログラムの挙動を
記憶し、後で解析することによってプログラムに存在す
る誤りの発見を容易ＶＣ行なうことができる等の優れた
利点を有するものである。
第１図は本発明の一実施例を示した構成図、第２図は本
発明の制御信号出力部１１の詳細回路図である。 １はＣＰＵ、２は記憶装置、３はメモリ、４゜５．７．
９はＡＮＤ回路、６，８はＯＲ回路、ｌＯはバス、１１
は制御信号出力部、２１は記憶部、２２は記憶判別部、
２３はバス結合部、３１１”ｔ ｔｒｆＵ御プログラム
。 代表者金井止壌
発明の制御信号出力部１１の詳細回路図である。 １はＣＰＵ、２は記憶装置、３はメモリ、４゜５．７．
９はＡＮＤ回路、６，８はＯＲ回路、ｌＯはバス、１１
は制御信号出力部、２１は記憶部、２２は記憶判別部、
２３はバス結合部、３１１”ｔ ｔｒｆＵ御プログラム
。 代表者金井止壌
Claims (1)
- 中央演算処理装置とメモリとをバスで結合するものにお
いて、前記メモリ上の制御プログラムにソフトウェア条
件を設定する手段、このソフトウェア条件を制御信号出
力部に出力する手段、このソフトウェア条件と前記中央
演算処理装置からの信号との組み合せによシ記憶制御信
号を出力する手段、この記憶制御信号により前記バス上
のデータを前記メモリとは別の記憶部に記憶する手段と
を備えたことを特徴とするプログラムデバッグ装置Ｗ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006777A JPS59133654A (ja) | 1983-01-19 | 1983-01-19 | プログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006777A JPS59133654A (ja) | 1983-01-19 | 1983-01-19 | プログラムデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133654A true JPS59133654A (ja) | 1984-08-01 |
Family
ID=11647601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006777A Pending JPS59133654A (ja) | 1983-01-19 | 1983-01-19 | プログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133654A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300352A (ja) * | 1988-05-30 | 1989-12-04 | Fujitsu Ltd | ダンプ領域指示制御方式 |
| JPH06208483A (ja) * | 1993-01-11 | 1994-07-26 | Nec Corp | Ｉ／ｏ特権命令トレースシステム |
| KR100425690B1 (ko) * | 2001-12-29 | 2004-04-01 | 엘지전자 주식회사 | 조건부 메모리 억세스 회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129840A (en) * | 1979-03-30 | 1980-10-08 | Fujitsu Ltd | Program trace system |
| JPS57199055A (en) * | 1981-06-02 | 1982-12-06 | Nec Corp | Information processing device |
| JPS5977553A (ja) * | 1982-10-27 | 1984-05-04 | Fuji Electric Co Ltd | デ−タ収集方式 |
-
1983
- 1983-01-19 JP JP58006777A patent/JPS59133654A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129840A (en) * | 1979-03-30 | 1980-10-08 | Fujitsu Ltd | Program trace system |
| JPS57199055A (en) * | 1981-06-02 | 1982-12-06 | Nec Corp | Information processing device |
| JPS5977553A (ja) * | 1982-10-27 | 1984-05-04 | Fuji Electric Co Ltd | デ−タ収集方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300352A (ja) * | 1988-05-30 | 1989-12-04 | Fujitsu Ltd | ダンプ領域指示制御方式 |
| JPH06208483A (ja) * | 1993-01-11 | 1994-07-26 | Nec Corp | Ｉ／ｏ特権命令トレースシステム |
| KR100425690B1 (ko) * | 2001-12-29 | 2004-04-01 | 엘지전자 주식회사 | 조건부 메모리 억세스 회로 |
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