JP3270357B2 - 記憶装置の診断システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置の診断シ
ステムに関し、特に、ランダムアクセスメモリで構成さ
れバースト転送を行いバーストタイプの変更機能を使用
する記憶装置の診断システムに関する。

【０００２】

【従来の技術】従来の記憶装置の診断システムにおいて
は、シンクロナスダイナミックランダムアクセスメモリ
（以降、ＳＤＲＡＭと記す）診断時のアドレスパターン
は、あらかじめレジスタに設定された値またはレジスタ
の値をカウンタにより加算した値を用いている。ＳＤＲ
ＡＭ診断時のバーストタイプはあらかじめレジスタに設
定された値を用いている。レジスタの設定の変更は試験
プログラムにより可能となっている。

【０００３】また、たとえば、「特開平８−６２３０
５」記載の技術は、バースト長の数のデータ設定レジス
タとデータ選択回路とを持たないために、ＳＤＲＡＭの
各バースト回数毎に書き込みまたは読み出しデータを変
更することができない構成となっている。

【０００４】

【発明が解決しようとする課題】第１の問題点は、従来
の技術においては、全バーストタイプにおける診断を行
うときに、時間と手間がかかることである。その理由
は、バーストタイプの変更は書き込み・読み出し動作中
には行えず、また変更には診断プログラムにより診断回
路を使用してレジスタに値を設定する必要があるからで
ある。

【０００５】第２の問題点は、従来の技術においては、
アドレスデコード部の診断を行うときに、時間と手間が
かかることである。その理由は、アドレスデコード部の
診断に必要なＳＤＲＡＭの書き込みおよび読み出し時の
アドレスと、アドレス毎の書き込みデータおよび比較デ
ータとを診断プログラムによって設定しなくてはならな
いからである。

【０００６】第３の問題点は、前記「特開平８−６２３
０５」記載の技術においては、診断の精度が低下するこ
とである。その理由は、各バーストの書き込みごとに異
なるデータが書き込めないので、異なるアドレスに同一
のデータが書かれてしまうからである。

【０００７】本発明の目的は、ＳＤＲＡＭで構成されバ
ースト転送を行いバーストタイプの変更機能を使用する
記憶装置の診断を高精度で、高速に、かつ容易に行うこ
とである。

【０００８】

【課題を解決するための手段】本発明の第１の記憶装置
の診断システムは、（ａ）ランダムアクセスメモリから構成される記憶部
と、 （ｂ）前記ランダムアクセスメモリに対するアドレスの
一部を保持するアドレス設定レジスタと、 （ｃ）前記アドレス設定レジスタの内容をインクリメン
トするアドレス加算器と、 （ｄ）バーストタイプを保持するバーストタイプ設定レ
ジスタと、 （ｅ）前記バーストタイプ設定レジスタの内容をインク
リメントするバーストタイプ加算器と、 （ｆ）前記アドレス設定レジスタの内容とバーストタイ
プ設定レジスタの内容とから前記ランダムアクセスメモ
リの行アドレスおよび列アドレスを作成するアドレスデ
コード部と、 （ｇ）前記ランダムアクセスメモリに書き込まれるデー
タをバースト転送長の数に相当する種類分保持するデー
タ設定レジスタ群と、 （ｈ）前記データ設定レジスタ群内の前記データを異な
る順序で選択するデータ選択回路と、 （ｉ）前記ランダムアクセスメモリの前記行アドレスお
よび前記列アドレスに対して、前記データ選択回路から
のデータを順次書き込み、かつ読み出す制御を行う書き
込み・読み出し制御部と、を有する。

【０００９】本発明の第２の記憶装置の診断システム
は、前記第１の記憶装置の診断システムであって、前記
アドレス設定レジスタの内容およびバーストタイプ設定
レジスタの内容に対するパリティを生成するアドレスパ
リティ生成部と、前記データ選択回路からのデータおよ
び前記アドレスパリティ生成部からのパリティに対する
エラー検出訂正符号を生成するエラー検出訂正符号生成
回路と、前記エラー検出訂正符号とともに前記データを
前記ランダムアクセスメモリに書き込み、また、前記ラ
ンダムアクセスメモリから読み出す制御を行う前記書き
込み・読み出し制御部と、前記ランダムアクセスメモリ
から読み出された前記データおよび前記エラー検出訂正
符号とを検査し、エラーを検出すると、読み出された前
記データを訂正するエラー検出訂正回路とを有する。

【００１０】本発明の第３の記憶装置の診断システム
は、前記第２の記憶装置の診断システムであって、前記
ランダムアクセスメモリから読み出された前記データの
前記列アドレスおよび前記行アドレスに対応するデータ
を前記データ設定レジスタ群から選択する前記データ選
択回路と、前記ランダムアクセスメモリから読み出され
前記エラー検出訂正回路を介して出力されるデータとを
比較し、不一致を検出する比較器とを有する。

【００１１】

【００１２】［作用］診断アドレスおよび診断バースト
タイプをハードウェアによりカウントアップする。この
ため高速な診断が可能となる。また書き込みおよび読み
出し毎にバーストタイプが変更され、バースト回数毎に
診断データを変更することで書き込みと読み出しをそれ
ぞれ一度の動作のみでアドレスデコード部の診断が可能
となる。

【００１３】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は本発明
の第１の実施の形態を示すブロック図である。

【００１４】図１を参照すると、本発明の記憶装置の診
断システムは、ＳＤＲＡＭ１１〜１ｎから構成される記
憶部１０と、４ビットのアドレス設定レジスタ２０と、
アドレス加算器２１と、アドレス信号２２と、アドレス
デコード部２３と、アドレスデコード信号２４と、２ビ
ットのバーストタイプ設定レジスタ３０と、バーストタ
イプ加算器３１と、バーストタイプ信号３２と、書き込
み・読み出し制御部４０と、加算信号４１と、データ選
択信号４２と、制御信号４３と、アドレスパリティ生成
部５０と、アドレスパリティ信号５１と、エラー検出訂
正符号生成回路６１と、エラー検出訂正回路６２と、書
き込みデータ出力レジスタ７１と、読み出しデータ入力
レジスタ７２と、データ選択回路８０と、データ設定レ
ジスタ８１〜８４と、診断データ８５と、エラー検出信
号９０とから構成される。

【００１５】次に、本発明の第１の実施の形態の動作に
ついて、図２を参照して説明する。図２は記憶部１０の
アドレスとデータを示す表である。まず、ＳＤＲＡＭ１
１〜１ｎにはあらかじめバースト長を“４”に設定して
おく。次にデータ設定レジスタ８１〜８４へそれぞれ異
なる任意の値のデータを設定する。ここではデータ設定
レジスタ８１にＡ、データ設定レジスタ８２にＢ、デー
タ設定レジスタ８３にＣ、データ設定レジスタ８４にＤ
の値を設定する。次にアドレス設定レジスタ２０に“０
０００”を設定し、バーストタイプ設定レジスタ３０に
“００”の値を設定する。ここで、バーストタイプ設定
レジスタ３０に設定される値（バーストタイプ）は、ア
ドレス設定レジスタ２０内の値に対応して、１回のバー
スト転送内の初期部分アドレスを与えるものである。す
なわち、バースト長が“４”であるから、アドレス設定
レジスタ２０内の値は、インクリメントされて、“０
０”、“０１”、“１０”、“１１”の４種類の値を持
ちうる。図２において、アドレスの上位４ビットがアド
レス設定レジスタ２０の値、下位２ビットがバーストタ
イプ設定レジスタ３０の値であり、これらは、アドレス
デコード部２３において連結されてＳＤＲＡＭ１１〜１
ｎに与えられる。また、アドレス設定レジスタ２０の値
が、“００００”、“０００１”、“００１０”、“０
０１１”、・・・・であると、バーストタイプ設定レジ
スタ３０には、対応して“００”、“０１”、“１
０”、“１１”、・・・・が設定される。また、データ
内容は、図２に示すようにデータ選択回路８０で選択さ
れる。これは、書き込み・読み出し制御部４０からのデ
ータ選択信号４２によって行われる。図２のようにデー
タを選択するためには、アドレス設定レジスタ２０の値
が、“００００”、“０００１”、“００１０”、“０
０１１”、・・・・であると、データ選択信号４２の初
期値は、対応して、“００”、“１０”、“００”、
“１０”、・・・・となる。以上から、たとえば、アド
レス設定レジスタ２０の値が、“０００１”の場合、バ
ーストタイプ設定レジスタ３０には、“０１”が設定さ
れ、まず、データ選択信号４２は、“１０”であり、デ
ータＣが選択される。次に、バーストタイプ 設定レジス
タ３０の“０１”がインクリメントされて、“１０”と
なり、データ選択信号４２は、“１１”となり、データ
Ｄが選択される。次に、バーストタイプ設定レジスタ３
０の“１０”がインクリメントされて、“１１”とな
り、データ選択信号４２は、“００”となり、データＡ
が選択される。次に、バーストタイプ設定レジスタ３０
の“１１”がインクリメントされて、“００”となり、
データ選択信号４２は、“０１”となり、データＢが選
択される。

【００１６】次に、記憶部１０のＳＤＲＡＭ１１〜１ｎ
への書き込み動作を行う。書き込み動作ではバースト回
数毎にデータ選択信号４２が変化し、データ選択回路８
０により、診断データ８５はデータＡ、データＢ、デー
タＣ、データＤと変化する。書き込み時には書き込みデ
ータおよびアドレスパリティ生成部５０により生成され
たアドレスパリティ信号５１に対してエラー検出訂正符
号生成回路６１により生成されたエラー検出訂正符号が
書き込みデータに付与される。書き込みデータは書き込
みデータ出力レジスタ７１に一旦保持されてからＳＤＲ
ＡＭ１１〜１ｎへ転送される。アドレスデコード部２３
ではアドレス設定レジスタ２０およびバーストタイプ設
定レジスタ３０に設定されたアドレスをＳＤＲＡＭ１１
〜１ｎで使用する行アドレスおよび列アドレスに変換し
てアドレスデコード信号２４として出力する。

【００１７】次に、制御信号４３により書き込み動作を
開始する。１回目の書き込みでは、書き込みアドレス
“００００００”でバースト動作により、実アドレス
“００００００”にデータＡ、実アドレス“０００００
１”にデータＢ、実アドレス“００００１０”にデータ
Ｃ、実アドレス“００００１１”にデータＤが書き込ま
れる。

【００１８】次に書き込み・読み出し制御部４０は加算
信号４１によりアドレス加算器２１、バーストタイプ加
算器３１を制御しアドレス設定レジスタ２０の値を“０
００１”、バーストタイプ設定レジスタ３０の値を“０
１”に変更する。

【００１９】２回目の書き込みでは書き込みアドレス
“０００１０１”でバースト動作により、実アドレス
“０００１００”にデータＢ、実アドレス“０００１０
１”にデータＣ、実アドレス“０００１１０”にデータ
Ｄ、実アドレス“０００１１１”にデータＡが書き込ま
れる。

【００２０】次に、書き込み・読み出し制御部４０は加
算信号４１によりアドレス加算器２１、バーストタイプ
加算器３１を制御し、アドレス設定レジスタ２０の値を
“００１０”、バーストタイプ設定レジスタ３０の値を
“１０”に変更する。以下同様に書き込み動作を行い、
アドレス設定レジスタ２０の値が“１１１１”となった
ときに１６回目の書き込み動作を行い書き込み動作を終
了する。この時記憶部１０のアドレスとデータの内容の
対応は図２の通りである。

【００２１】次に読み出し動作を行う。アドレス設定レ
ジスタ２０に“００００”を設定し、バーストタイプ設
定レジスタ３０に“００”の値を設定する。

【００２２】次に、制御信号４３により読み出し動作を
開始する。制御信号４３によりＳＤＲＡＭ１１〜１ｎか
ら出力された読み出しデータは読み出しデータ入力レジ
スタ７２で一旦受けてからエラー検出訂正回路６２へ出
力される。エラー検出訂正回路６２は、書き込み時に付
与した誤り検出訂正符号と読み出しデータから誤りを検
出し、誤りが検出されると、誤りを訂正した読み出しデ
ータを、誤りが検出されなければ、そのままの読み出し
データを出力する。１回目の読み出しでは読み出しアド
レス“００００００”でバースト動作により、データ
Ａ、データＢ、データＣ、データＤが順に読み出され
る。この時エラー検出訂正回路６２によりエラーチェッ
クが行われ、エラーを検出した場合にはエラー検出信号
９０により報告される。

【００２３】次に書き込み・読み出し制御部４０は加算
信号４１によりアドレス加算器２１、バーストタイプ加
算器３１を制御し、アドレス設定レジスタ２０の値を
“０００１”、バーストタイプ設定レジスタ３０の値を
“０１”に変更する。

【００２４】以下同様に読み出し動作を行い、アドレス
設定レジスタ２０の値が“１１１１”となったときに１
６回目の読み出し動作を行い読み出し動作を終了する。

【００２５】次に、本発明の第２の実施の形態につい
て、図３を参照して詳細に説明する。図３は図１の実施
の形態に比較器９１と、比較エラー信号９２と、読み出
し訂正データ６３とを追加したブロック図である。

【００２６】まずＳＤＲＡＭ１１〜１ｎにはあらかじめ
バースト長を“４”に設定しておく。次にデータ設定レ
ジスタ８１〜８４へそれぞれ異なる任意の値のデータを
設定する。ここではデータ設定レジスタ８１にＡ、デー
タ設定レジスタ８２にＢ、データ設定レジスタ８３に
Ｃ、データ設定レジスタ８４にＤの値を設定する。次に
アドレス設定レジスタ２０に“００００”を設定し、バ
ーストタイプ設定レジスタ３０に“００”の値を設定す
る。

【００２７】次に、記憶部１０のＳＤＲＡＭ１１〜１ｎ
への書き込み動作を行う。書き込み動作ではバースト回
数毎にデータ選択信号４２が変化し、データ選択回路８
０により診断データ８５はデータＡ、データＢ、データ
Ｃ、データＤと変化する。書き込み時には書き込みデー
タおよびアドレスパリティ生成部５０により生成された
アドレスパリティ信号５１に対してエラー検出訂正符号
生成回路６１により生成されたエラー検出訂正符号が書
き込みデータに付与される。書き込みデータは書き込み
データ出力レジスタ７１で一旦保持されてからＳＤＲＡ
Ｍ１１〜１ｎへ転送される。

【００２８】次に、制御信号４３により書き込み動作を
開始する。１回目の書き込みでは、書き込みアドレス
“００００００”でバースト動作により、実アドレス
“００００００”にデータＡ、実アドレス“０００００
１”にデータＢ、実アドレス“００００１０”にデータ
Ｃ、実アドレス“００００１１”にデータＤが書き込ま
れる。

【００２９】次に書き込み・読み出し制御部４０は加算
信号４１によりアドレス加算器２１、バーストタイプ加
算器３１を制御し、アドレス設定レジスタ２０の値を
“０００１”、バーストタイプ設定レジスタ３０の値を
“０１”に変更する。

【００３０】２回目の書き込みでは書き込みアドレス
“０００１０１”でバースト動作により、実アドレス
“０００１００”にデータＢ、実アドレス“０００１０
１”にデータＣ、実アドレス“０００１１０”にデータ
Ｄ、実アドレス“０００１１１”にデータＡが書き込ま
れる。次に書き込み・読み出し制御部４０は加算信号４
１によりアドレス加算器２１、バーストタイプ加算器３
１を制御し、アドレス設定レジスタ２０の値を“００１
０”、バーストタイプ設定レジスタ３０の値を“１０”
に変更する。同様に書き込み動作を行い、アドレス設定
レジスタ２０の値が“１１１１”となったときに１６回
目の書き込み動作を行い書き込み動作を終了する。この
時記憶部１０のアドレスとデータの内容は図２の通りで
ある。

【００３１】次に読み出し動作を行う。アドレス設定レ
ジスタ２０に“００００”を設定し、バーストタイプ設
定レジスタ３０に“００”の値を設定する。

【００３２】次に、制御信号４３により読み出し動作を
開始する。制御信号４３によりＳＤＲＡＭ１１〜１ｎか
ら出力された読み出しデータは読み出しデータ入力レジ
スタ７２で一旦受けてからエラー検出訂正回路６２へ出
力される。エラー検出訂正回路６２は、書き込み時に付
与した誤り検出訂正符号と読み出しデータから誤りを検
出し、誤りが検出されると、誤りを訂正した読み出しデ
ータを、誤りが検出されなければ、そのままの読み出し
データを、読み出し訂正データ６３として生成し出力す
る。

【００３３】１回目の読み出しでは読み出しアドレス
“００００００”でバースト動作により、データＡ、デ
ータＢ、データＣ、データＤが順に読み出される。この
時エラー検出訂正回路６２によりエラーチェックが行わ
れ、エラーを検出した場合にはエラー検出信号９０によ
り報告される。

【００３４】また、データ選択信号４２により読み出し
データのバーストアドレスに対応するデータがデータ選
択回路８０で選択される。この時診断データ８５と読み
出し訂正データ６３とを比較器９１で比較し不一致を検
出した場合には比較エラー信号９２により報告する。

【００３５】次に、書き込み・読み出し制御部４０は加
算信号４１によりアドレス加算器２１、バーストタイプ
加算器３１を制御し、アドレス設定レジスタ２０の値を
“０００１”、バーストタイプ設定レジスタ３０の値を
“０１”に変更する。同様に読み出し動作を行い、アド
レス設定レジスタ２０の値が“１１１１”となったとき
に１６回目の読み出し動作を行い読み出し動作を終了す
る。

【００３６】以上、ＳＤＲＡＭに関して、説明したが、
記憶装置１０を構成するメモリは、ダイナミックランダ
ムアクセスメモリ、シンクロナスアクセスメモリであっ
ても同様に適用できる。

【００３７】

【発明の効果】本発明の第１の効果は、アドレス設定レ
ジスタとバーストタイプ設定レジスタをカウンタにより
加算することで高速に全バーストタイプによる動作の診
断が行えることである。その理由は、ハードウェアによ
ってバーストタイプの変更機能を実現しているからであ
る。

【００３８】第２の効果は、書き込みおよび読み出し動
作毎にバーストタイプを変更することと、バースト回数
毎に診断データを変更することにより、アドレスデコー
ド部の診断が高速にかつ高精度に行えることである。そ
の理由は、アドレスデコード部の診断には連続するアド
レスに書き込むデータをそれぞれ異なるものとする必要
があるが、本発明では一度の書き込みで連続するアドレ
スにそれぞれ異なるデータを書き込むことができるから
である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】図１の記憶部のアドレスとデータ内容を示す表
である。

【図３】本発明の第２の実施の形態を示すブロック図で
ある。

【符号の説明】

１０ 記憶部 １１〜１ｎ ＳＤＲＡＭ ２０ アドレス設定レジスタ ２１ アドレス加算器 ２２ アドレス信号 ２３ アドレスデコード部 ２４ アドレスデコード信号 ３０ バーストタイプ設定レジスタ ３１ バーストタイプ加算器 ３２ バーストタイプ信号 ４０ 書き込み・読み出し制御部 ４１ 加算信号 ４２ データ選択信号 ４３ 制御信号 ５０ アドレスパリティ生成部 ５１ アドレスパリティ信号 ６１ エラー検出訂正符号生成回路 ６２ エラー検出訂正回路 ６３ 読み出し訂正データ ７１ 書き込みデータ出力レジスタ ７２ 読み出しデータ入力レジスタ ８０ データ選択回路 ８１〜８４ データ設定レジスタ ８５ 診断データ ９０ エラー検出信号 ９１ 比較器 ９２ 比較エラー信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G01R 31/28 G06F 12/16 G11C 11/401

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】（ａ）ランダムアクセスメモリから構成さ
   れる記憶部と、 （ｂ）前記ランダムアクセスメモリに対するアドレスの
   一部を保持するアドレス設定レジスタと、 （ｃ）前記アドレス設定レジスタの内容をインクリメン
   トするアドレス加算器と、 （ｄ）バーストタイプを保持するバーストタイプ設定レ
   ジスタと、 （ｅ）前記バーストタイプ設定レジスタの内容をインク
   リメントするバーストタイプ加算器と、 （ｆ）前記アドレス設定レジスタの内容とバーストタイ
   プ設定レジスタの内容とから前記ランダムアクセスメモ
   リの行アドレスおよび列アドレスを作成するアドレスデ
   コード部と、 （ｇ）前記ランダムアクセスメモリに書き込まれるデー
   タをバースト転送長の数に相当する種類分保持するデー
   タ設定レジスタ群と、 （ｈ）前記データ設定レジスタ群内の前記データをバー
   ストタイプ設定レジスタの値に対応して異なる順序で選
   択するデータ選択回路と、 （ｉ）前記ランダムアクセスメモリの前記行アドレスお
   よび前記列アドレスに対して、前記データ選択回路から
   のデータを順次書き込み、かつ読み出す制御を行う書き
   込み・読み出し制御部と、 を有することを特徴とする記憶装置の診断システム。
2. 【請求項２】 前記アドレス設定レジスタの内容および
   バーストタイプ設定レジスタの内容に対するパリティを
   生成するアドレスパリティ生成部と、前記データ選択回
   路からのデータおよび前記アドレスパリティ生成部から
   のパリティに対するエラー検出訂正符号を生成するエラ
   ー検出訂正符号生成回路と、前記エラー検出訂正符号と
   ともに前記データを前記ランダムアクセスメモリに書き
   込み、また、前記ランダムアクセスメモリから読み出す
   制御を行う前記書き込み・読み出し制御部と、前記ラン
   ダムアクセスメモリから読み出された前記データおよび
   前記エラー検出訂正符号とを検査し、エラーを検出する
   と、読み出された前記データを訂正するエラー検出訂正
   回路とを有することを特徴とする請求項１記載の記憶装
   置の診断システム。
3. 【請求項３】 前記ランダムアクセスメモリから読み出
   された前記データの前記列アドレスおよび前記行アドレ
   スに対応するデータを前記データ設定レジスタ群から選
   択する前記データ選択回路と、前記ランダムアクセスメ
   モリから読み出され前記エラー検出訂正回路を介して出
   力されるデータとを比較し、不一致を検出する比較器と
   を有することを特徴とする請求項２記載の記憶装置の診
   断システム。