JPH0773115A - コンピュータシステムのメモリテスト方法 - Google Patents
コンピュータシステムのメモリテスト方法Info
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- JPH0773115A JPH0773115A JP3014724A JP1472491A JPH0773115A JP H0773115 A JPH0773115 A JP H0773115A JP 3014724 A JP3014724 A JP 3014724A JP 1472491 A JP1472491 A JP 1472491A JP H0773115 A JPH0773115 A JP H0773115A
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- Japan
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- memory
- address
- error correction
- correction code
- memory location
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 メモリエラーがデータ、ＥＣＣ（エラー修正
コード）、アドレスのいずれに生じたかを決定する。 【構成】 メモリエラーが発生したときアドレス感応メ
モリテストパターンを用いてその位置を再テストする。
コード）、アドレスのいずれに生じたかを決定する。 【構成】 メモリエラーが発生したときアドレス感応メ
モリテストパターンを用いてその位置を再テストする。
Description
【０００１】
【産業上の利用分野】本発明は一般にディジタルコンピ
ュータシステムに関し、詳細にはそのようなコンピュー
タシステム内のメモリ位置（ロケーション）をテストす
る技術に関する。
ュータシステムに関し、詳細にはそのようなコンピュー
タシステム内のメモリ位置（ロケーション）をテストす
る技術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ディジ
タルコンピュータシステムにおいてはそれに含まれるメ
モリのテストは重要である。一般に、メモリテストはコ
ンピュータシステムの使用の前に行われる。しかしなが
ら、必要であればシステムの動作中にメモリをテストす
ることは可能である。
タルコンピュータシステムにおいてはそれに含まれるメ
モリのテストは重要である。一般に、メモリテストはコ
ンピュータシステムの使用の前に行われる。しかしなが
ら、必要であればシステムの動作中にメモリをテストす
ることは可能である。
【０００３】メモリテストはコンピュータシステムのメ
モリが大型になるにつれてますます重要となっており、
その理由はメモリサイズの増大と共にメモリエラーの機
会が増加するためである。多くの現在のシステムは従来
の小型システムに含まれる簡単なパリティビットの代り
にエラー修正コード（ＥＣＣ）を含んでいる。ＥＣＣの
使用はシステムの実行中のソフトエラーの修正を可能に
し、多ビットエラーの検出における信頼性を高める。
モリが大型になるにつれてますます重要となっており、
その理由はメモリサイズの増大と共にメモリエラーの機
会が増加するためである。多くの現在のシステムは従来
の小型システムに含まれる簡単なパリティビットの代り
にエラー修正コード（ＥＣＣ）を含んでいる。ＥＣＣの
使用はシステムの実行中のソフトエラーの修正を可能に
し、多ビットエラーの検出における信頼性を高める。
【０００４】システムの信頼性はデータのパリティ並び
にアドレスのパリティをチェックすることにより向上出
来る。アドレスパリティチェックはアドレスに関連する
不良の検出と分離を可能にする。
にアドレスのパリティをチェックすることにより向上出
来る。アドレスパリティチェックはアドレスに関連する
不良の検出と分離を可能にする。
【０００５】メモリエラーの位置を決定しそしてそのよ
うなエラーがデータかＥＣＣデータかアドレス関連かを
識別する方法が望まれる。
うなエラーがデータかＥＣＣデータかアドレス関連かを
識別する方法が望まれる。
【０００６】それ故本発明の目的はメモリエラーがデー
タ内、ＥＣＣ内またはアドレス内のエラーによるもので
あることを決定する方法を提供することである。
タ内、ＥＣＣ内またはアドレス内のエラーによるもので
あることを決定する方法を提供することである。
【０００７】本発明の他の目的は最少数の段階を用いる
簡単なチェックで行われるそのような方法を提供するこ
とである。
簡単なチェックで行われるそのような方法を提供するこ
とである。
【０００８】
【課題を解決するための手段及び作用】本発明によれ
ば、コンピュータシステムのテスト方法はアドレス感応
テストデータを用いる。メモリエラーが生じたときある
いはメモリの初期テストがエラーを示したとき、その位
置が選ばれたアドレス感応メモリテストパターンを再テ
ストされる。適正なアドレス感応パターンの選択により
データビット、ＥＣＣデータビットおよびアドレスパリ
ティビットのすべてをテストすることが出来る。
ば、コンピュータシステムのテスト方法はアドレス感応
テストデータを用いる。メモリエラーが生じたときある
いはメモリの初期テストがエラーを示したとき、その位
置が選ばれたアドレス感応メモリテストパターンを再テ
ストされる。適正なアドレス感応パターンの選択により
データビット、ＥＣＣデータビットおよびアドレスパリ
ティビットのすべてをテストすることが出来る。
【０００９】
【実施例】図１においてコンピュータは１０で示されて
いる。コンピュータシステム１０は中央プロセサ１２と
メインメモリ１４を含む。キャッシュサブシステム１６
が中央プロセサ１２とメインメモリ１４の間に配置され
る。データおよびアドレスラインが中央プロセサ１２を
キャッシュ１６に接続し、キャッシュ１６をメインメモ
リ１４に接続する。特殊な場合にはデータライン１８と
アドレスライン２０を用いてキャッシュ１６をバイパス
しそして中央プロセサ１２がメインメモリ１４を直接に
アクセスしうるようにすることが出来る。マス記憶装置
および入力／出力装置を含むこのシステム１０の他の部
分は従来と同様であるので第１図には示していない。
いる。コンピュータシステム１０は中央プロセサ１２と
メインメモリ１４を含む。キャッシュサブシステム１６
が中央プロセサ１２とメインメモリ１４の間に配置され
る。データおよびアドレスラインが中央プロセサ１２を
キャッシュ１６に接続し、キャッシュ１６をメインメモ
リ１４に接続する。特殊な場合にはデータライン１８と
アドレスライン２０を用いてキャッシュ１６をバイパス
しそして中央プロセサ１２がメインメモリ１４を直接に
アクセスしうるようにすることが出来る。マス記憶装置
および入力／出力装置を含むこのシステム１０の他の部
分は従来と同様であるので第１図には示していない。
【００１０】図２はメインメモリ１４の高レベル組織を
示す。メインメモリ１４はデータメモリ部分２２とエラ
ー修正コード（ＥＣＣ）データ部分２４を含む。データ
メモリの内容は一般にユーザアプリケーションによりア
クセス可能であるがＥＣＣデータメモリ２４の内容はシ
ステムのエラーチェック用ハードウェア部分にのみアク
セス可能であってユーザアプリケーションにはアクセス
出来ない。特殊な場合にはテストを行うための直接のア
クセスが実行アプリケーションによりＥＣＣデータメモ
リ２４に対して行いうる。
示す。メインメモリ１４はデータメモリ部分２２とエラ
ー修正コード（ＥＣＣ）データ部分２４を含む。データ
メモリの内容は一般にユーザアプリケーションによりア
クセス可能であるがＥＣＣデータメモリ２４の内容はシ
ステムのエラーチェック用ハードウェア部分にのみアク
セス可能であってユーザアプリケーションにはアクセス
出来ない。特殊な場合にはテストを行うための直接のア
クセスが実行アプリケーションによりＥＣＣデータメモ
リ２４に対して行いうる。
【００１１】周知のようにキャッシュ１６とメインメモ
リ１４の間のデータ転送の速度はそれらの間で情報を移
動させるためのブロックデータ転送を用いることにより
大幅に増加出来る。キャッシュメモリ１６は一般にある
数の「ライン」に組織化され、メインメモリ１４とキャ
ッシュ１６の間の最小データ転送サイズが１ラインに等
しくされている。例えば、各キャッシュラインは３２，
６４または１２８バイトのデータを有しうる。３２バイ
トのキャッシュラインを用いると３２個のバイトが、キ
ャッシュミスの発生毎にメインメモリ１４からブロック
転送を用いて取り出される。
リ１４の間のデータ転送の速度はそれらの間で情報を移
動させるためのブロックデータ転送を用いることにより
大幅に増加出来る。キャッシュメモリ１６は一般にある
数の「ライン」に組織化され、メインメモリ１４とキャ
ッシュ１６の間の最小データ転送サイズが１ラインに等
しくされている。例えば、各キャッシュラインは３２，
６４または１２８バイトのデータを有しうる。３２バイ
トのキャッシュラインを用いると３２個のバイトが、キ
ャッシュミスの発生毎にメインメモリ１４からブロック
転送を用いて取り出される。
【００１２】好適な実施例においてはデータは「カッド
ワード(quad words)」と呼ばれるグループ並びにワード
とバイトにまとめられる。各ワードは４個の８ビットバ
イトを含み、各カッドワードは４ワードを含む。各キャ
ッシュラインのサイズはカッドワードサイズの整数倍で
ある。このようにキャッシュラインのサイズは例えば３
２または６４バイトとしうる。これらサイズのキャッシ
ュラインは夫々２または４カッドワードを有するキャッ
シュラインに対応する。
ワード(quad words)」と呼ばれるグループ並びにワード
とバイトにまとめられる。各ワードは４個の８ビットバ
イトを含み、各カッドワードは４ワードを含む。各キャ
ッシュラインのサイズはカッドワードサイズの整数倍で
ある。このようにキャッシュラインのサイズは例えば３
２または６４バイトとしうる。これらサイズのキャッシ
ュラインは夫々２または４カッドワードを有するキャッ
シュラインに対応する。
【００１３】データは常にメモリに対して複数のカッド
ワードで転送されるから、ＥＣＣ情報は情報のカッドワ
ードサイズのユニットとして維持しうる。好適な実施例
では１ＥＣＣチェックバイトは４データバイトに対応
し、それ故４チェックバイトが各カッドワードに対応す
る。各チェックバイトはカッドワード内の各ワードから
の１バイトからとり出される。かくして第１チェックバ
イトがカッドワードの各ワードからの第１バイトの組合
せのためのＥＣＣ情報を与える。第２チェックバイトは
カッドワードの各ワード内の第２バイトを用いて発生さ
れ、以下同様である。
ワードで転送されるから、ＥＣＣ情報は情報のカッドワ
ードサイズのユニットとして維持しうる。好適な実施例
では１ＥＣＣチェックバイトは４データバイトに対応
し、それ故４チェックバイトが各カッドワードに対応す
る。各チェックバイトはカッドワード内の各ワードから
の１バイトからとり出される。かくして第１チェックバ
イトがカッドワードの各ワードからの第１バイトの組合
せのためのＥＣＣ情報を与える。第２チェックバイトは
カッドワードの各ワード内の第２バイトを用いて発生さ
れ、以下同様である。
【００１４】周知のように、すべての１ビットエラーを
修正しそして多ビットエラーを検出することの出来るＥ
ＣＣは３２ビット情報についての７ビットＥＣＣを用い
て発生しうる。かくして各チェックバイトは１個のスペ
アビットを有し、これをデータビット値に等しくセット
しうるしあるいは他の目的に使用しうる。
修正しそして多ビットエラーを検出することの出来るＥ
ＣＣは３２ビット情報についての７ビットＥＣＣを用い
て発生しうる。かくして各チェックバイトは１個のスペ
アビットを有し、これをデータビット値に等しくセット
しうるしあるいは他の目的に使用しうる。
【００１５】図３は本発明により使用するテストデータ
のテーブル３０である。テーブル３０は４カッドワード
テストデータと、偶パリティ（コラム３２）と奇パリテ
ィ（コラム３４）を用いてそこから発生しうる、対応す
るチェックバイトを示す。エラー修正ハードウェアは与
えられたデータ値についてどちらのコードを発生するか
を決定する。データおよびチェックバイトを含む一つの
完全なテストパターンは特定のシステムに組込まれた任
意の選択されたＥＣＣアルゴリズムについてとり出すこ
とが出来る。これらチェックバイト用のビット設定はア
ドレスビットとデータビットを組合せるハードウェアに
もとづき発生される。
のテーブル３０である。テーブル３０は４カッドワード
テストデータと、偶パリティ（コラム３２）と奇パリテ
ィ（コラム３４）を用いてそこから発生しうる、対応す
るチェックバイトを示す。エラー修正ハードウェアは与
えられたデータ値についてどちらのコードを発生するか
を決定する。データおよびチェックバイトを含む一つの
完全なテストパターンは特定のシステムに組込まれた任
意の選択されたＥＣＣアルゴリズムについてとり出すこ
とが出来る。これらチェックバイト用のビット設定はア
ドレスビットとデータビットを組合せるハードウェアに
もとづき発生される。
【００１６】上記のように各チェックバイトはカッドワ
ード内の各ワードからの１バイトデータを用いて形成さ
れる。従って例えば、偶パリティチェックバイトＥ１は
データビットＦＦＦＦＣＯＯＯから形成される。テーブ
ル３０内の各ワードは４個の同一のバイトを有するか
ら、このチェックバイトは発生可能な４個の位置の夫々
について形成される。
ード内の各ワードからの１バイトデータを用いて形成さ
れる。従って例えば、偶パリティチェックバイトＥ１は
データビットＦＦＦＦＣＯＯＯから形成される。テーブ
ル３０内の各ワードは４個の同一のバイトを有するか
ら、このチェックバイトは発生可能な４個の位置の夫々
について形成される。
【００１７】テーブル３０は１つのカッドワードメモリ
位置のビットのすべておよび対応する４ＥＣＣバイトの
ビットのすべてを処理するための好適なテストデータ群
を示す。エントリ３６の各バイトは１６進値“ＡＡ”を
含む、エントリ３８の各バイトは１６進値“５５”を含
む。エントリ４０と４２は図示の１６進値を含む。１つ
のカッドワード位置への４個のテスト値のすべての書込
みにより、各データビットと各ＥＣＣビットが少くとも
１回０および１にセットされる。
位置のビットのすべておよび対応する４ＥＣＣバイトの
ビットのすべてを処理するための好適なテストデータ群
を示す。エントリ３６の各バイトは１６進値“ＡＡ”を
含む、エントリ３８の各バイトは１６進値“５５”を含
む。エントリ４０と４２は図示の１６進値を含む。１つ
のカッドワード位置への４個のテスト値のすべての書込
みにより、各データビットと各ＥＣＣビットが少くとも
１回０および１にセットされる。
【００１８】本発明によれば、１つのメモリ位置がエラ
ーを有するとき、選ばれたテストパターンが、そのエラ
ーの原因のタイプを識別するためにそのようなメモリ位
置に書込まれる。好適にはテーブル３０の４つのテスト
データパターン３６，３８，４０，４２が図４に示すよ
うに用いられる対応するＥＣＣデータと共に用いられ
る。これらテストデータパターンは通常のテストを受け
ているメモリ位置に書込まれるが、ＥＣＣデータは対応
するＥＣＣデータメモリ２４に書込まれる前にアドレス
感応形で変更される。好適にはカッドワードアドレス
が、各チェックバイトの書込みに奇パリティを用いるの
か偶パリティを用いるかを決定するために用いられる。
ーを有するとき、選ばれたテストパターンが、そのエラ
ーの原因のタイプを識別するためにそのようなメモリ位
置に書込まれる。好適にはテーブル３０の４つのテスト
データパターン３６，３８，４０，４２が図４に示すよ
うに用いられる対応するＥＣＣデータと共に用いられ
る。これらテストデータパターンは通常のテストを受け
ているメモリ位置に書込まれるが、ＥＣＣデータは対応
するＥＣＣデータメモリ２４に書込まれる前にアドレス
感応形で変更される。好適にはカッドワードアドレス
が、各チェックバイトの書込みに奇パリティを用いるの
か偶パリティを用いるかを決定するために用いられる。
【００１９】図４はアドレス感応ＥＣＣ計算動作を示す
４つの例を示す。１カッドワードについての４個のチェ
ックバイトをチェックワードと呼ぶ。図４はテストデー
タエントリ３６について２つの例４４，４６をそしてテ
ストデータ３８について２つの例４８，５０を有してい
る。各テストデータエントリ４４−５０はコラム５２に
示す一つの特定のアドレスのテストに用いられている。
アドレス５２に対応する４個のパリティビットがコラム
５４に示されており、発生されたチェックワードがコラ
ム５６に示されている。
４つの例を示す。１カッドワードについての４個のチェ
ックバイトをチェックワードと呼ぶ。図４はテストデー
タエントリ３６について２つの例４４，４６をそしてテ
ストデータ３８について２つの例４８，５０を有してい
る。各テストデータエントリ４４−５０はコラム５２に
示す一つの特定のアドレスのテストに用いられている。
アドレス５２に対応する４個のパリティビットがコラム
５４に示されており、発生されたチェックワードがコラ
ム５６に示されている。
【００２０】第１の例において、テストデータ値４４が
アドレス“０１４８５７ＦＯ”に書込まれる。パリティ
はこのアドレスの各ビットについて別々に計算されてビ
ットパターン“１０１０”を得る。これは、このアドレ
スの第１および第３バイトの夫々が奇数個の１を有し、
第２および第４バイトの夫々が偶数の１を有することを
示す。このチェックワードに書込まれるべきＥＣＣデー
タはこのアドレスの対応する位置のバイトが偶パリティ
を有するか奇パリティを有するかによりテーブル３０の
コラム３２かコラム３４からとり出される。このよう
に、アドレス“０１４８５７Ｆ０”に書込まれたテスト
データについてはチェックワード５６の第１および第３
バイトがテーブル３０の奇パリティコラム３４から選ば
れ、第２および第４バイトがテーブル３０の偶パリティ
コラム３２から選ばれる。結果としてのチェックロード
は“Ａ７９ＦＡ７９Ｆ”となる。
アドレス“０１４８５７ＦＯ”に書込まれる。パリティ
はこのアドレスの各ビットについて別々に計算されてビ
ットパターン“１０１０”を得る。これは、このアドレ
スの第１および第３バイトの夫々が奇数個の１を有し、
第２および第４バイトの夫々が偶数の１を有することを
示す。このチェックワードに書込まれるべきＥＣＣデー
タはこのアドレスの対応する位置のバイトが偶パリティ
を有するか奇パリティを有するかによりテーブル３０の
コラム３２かコラム３４からとり出される。このよう
に、アドレス“０１４８５７Ｆ０”に書込まれたテスト
データについてはチェックワード５６の第１および第３
バイトがテーブル３０の奇パリティコラム３４から選ば
れ、第２および第４バイトがテーブル３０の偶パリティ
コラム３２から選ばれる。結果としてのチェックロード
は“Ａ７９ＦＡ７９Ｆ”となる。
【００２１】第２の例ではこのテストデータ値４６がア
ドレス位置“１３２５０３５０”に書込まれる。アドレ
スパリティビットパターン“１１００”はこのアドレス
のはじめの２つのバイトが奇パリティを有し、次の２つ
が偶パリティを有することを示す。それ故、チェックロ
ード５６のはじめの２つのバイトはテーブル３０の奇パ
リティコラム３４から選ばれ、後の２つのバイトはテー
ブル３０の偶パリティコラム３２から選ばれる。
ドレス位置“１３２５０３５０”に書込まれる。アドレ
スパリティビットパターン“１１００”はこのアドレス
のはじめの２つのバイトが奇パリティを有し、次の２つ
が偶パリティを有することを示す。それ故、チェックロ
ード５６のはじめの２つのバイトはテーブル３０の奇パ
リティコラム３４から選ばれ、後の２つのバイトはテー
ブル３０の偶パリティコラム３２から選ばれる。
【００２２】図４の後の２つの例ではテストデータ値４
８，５０が前の２例で用いた２つのアドレスに書込まれ
る。同じアドレスパリティビットパターンがコラム５４
に発生され、対応するチェックワードがコラム５６に示
されている。
８，５０が前の２例で用いた２つのアドレスに書込まれ
る。同じアドレスパリティビットパターンがコラム５４
に発生され、対応するチェックワードがコラム５６に示
されている。
【００２３】図３のテストデータと対応するアドレス感
応チェックワードの使用が図５，６のフローチャートに
示されている。図５においては全テストプロセスが示さ
れている。まず、ステップ６０のテストのために１つの
メモリ位置が選ばれる。この位置は１カッドワードでよ
いが好適には連続するカッドワードのブロックであると
よい。１以上のキャッシュラインに対応するこれらカッ
ドワードはテストに便利なメモリブロックをつくる。次
に、テストパターンがこの選択されたメモリ位置にステ
ップ６２で書込まれる。選択されたテストデータパター
ン３６，３８，４０または４２がテストされるべき各カ
ッドワード位置に書込まれる。データは次にステップ６
４で各メモリ位置から読出される。この次のパターンが
ステップ６６で用いられて４個のテストパータン３６，
３８，４０，４２の夫々がテストされるべき領域内の各
カッドワードに書込まれる。かくしてステップ６２，６
４，６６からなるループが４回くり返される。
応チェックワードの使用が図５，６のフローチャートに
示されている。図５においては全テストプロセスが示さ
れている。まず、ステップ６０のテストのために１つの
メモリ位置が選ばれる。この位置は１カッドワードでよ
いが好適には連続するカッドワードのブロックであると
よい。１以上のキャッシュラインに対応するこれらカッ
ドワードはテストに便利なメモリブロックをつくる。次
に、テストパターンがこの選択されたメモリ位置にステ
ップ６２で書込まれる。選択されたテストデータパター
ン３６，３８，４０または４２がテストされるべき各カ
ッドワード位置に書込まれる。データは次にステップ６
４で各メモリ位置から読出される。この次のパターンが
ステップ６６で用いられて４個のテストパータン３６，
３８，４０，４２の夫々がテストされるべき領域内の各
カッドワードに書込まれる。かくしてステップ６２，６
４，６６からなるループが４回くり返される。
【００２４】データの書込みと読出しはキャッシュメモ
リ１６を用いて行われる。データはキャッシュメモリ１
６に書込まれ、そして次にメインメモリ１４に書込まれ
る。キャッシュ１６はそのとき満杯とされ、それ故その
時点で書込まれた位置を読取る試みによりキャッシュミ
スとメインメモリ１４からの取出しを生じさせる。この
データがメインメモリ１４からキャッシュメモリ１６に
読出されるときには通常のＥＣＣチェックが行われる。
データエラーがあれば中断を生じる。４つのテストパタ
ーンのすべてがすべてのメモリ位置から完全に読取られ
てこのステップでテストされるメモリのすべてがステッ
プ６４において良好なことを示すとすればステップ７０
においてテストが完全であるかどうかのチェックが行わ
れる。完全でなければステップ６０にもどり他のメモリ
ブロックのテストを行う。もし完全であればこのテスト
プロセスは修了する。
リ１６を用いて行われる。データはキャッシュメモリ１
６に書込まれ、そして次にメインメモリ１４に書込まれ
る。キャッシュ１６はそのとき満杯とされ、それ故その
時点で書込まれた位置を読取る試みによりキャッシュミ
スとメインメモリ１４からの取出しを生じさせる。この
データがメインメモリ１４からキャッシュメモリ１６に
読出されるときには通常のＥＣＣチェックが行われる。
データエラーがあれば中断を生じる。４つのテストパタ
ーンのすべてがすべてのメモリ位置から完全に読取られ
てこのステップでテストされるメモリのすべてがステッ
プ６４において良好なことを示すとすればステップ７０
においてテストが完全であるかどうかのチェックが行わ
れる。完全でなければステップ６０にもどり他のメモリ
ブロックのテストを行う。もし完全であればこのテスト
プロセスは修了する。
【００２５】１個以上のメモリ位置がステップ６４にお
いて完全に読出されなかった場合には不良メモリ位置を
ステップ７２でテストしそしてステップ７４でエラーの
性質をリポートする必要がある。ステップ７４のテスト
は好適にはキャッシュ１６をバイパスしそしてメインメ
モリ１４に直接に書込みそしてそれから直接に読出す間
に行われる。これにより、図４で述べた奇および偶チェ
ックバイトの選択を用いてチェックワードが書込み可能
となる。
いて完全に読出されなかった場合には不良メモリ位置を
ステップ７２でテストしそしてステップ７４でエラーの
性質をリポートする必要がある。ステップ７４のテスト
は好適にはキャッシュ１６をバイパスしそしてメインメ
モリ１４に直接に書込みそしてそれから直接に読出す間
に行われる。これにより、図４で述べた奇および偶チェ
ックバイトの選択を用いてチェックワードが書込み可能
となる。
【００２６】図６において、図５のテスト結果としてエ
ラーを示すメモリ位置のテスト用の好適な方法が示され
ている。第１ステップ８０はどのテストデータを使用す
るかの決定である。特定のメモリ位置について１個また
は２個のテストパターンがエラーで発生したときにはこ
れらテストパターンを用いてその位置をテストする必要
がある。ステップ８２は図４で述べたようにアドレスパ
リティを発生しそしてテーブル３０から適正なチェック
バイトを読出すことである。テーブル３０のコラム３２
と３４に示す値はメモリテスを行っていアプリケーショ
ン内にテーブルとして記憶されそしてその時々に再計算
の必要性をなくすとよい。
ラーを示すメモリ位置のテスト用の好適な方法が示され
ている。第１ステップ８０はどのテストデータを使用す
るかの決定である。特定のメモリ位置について１個また
は２個のテストパターンがエラーで発生したときにはこ
れらテストパターンを用いてその位置をテストする必要
がある。ステップ８２は図４で述べたようにアドレスパ
リティを発生しそしてテーブル３０から適正なチェック
バイトを読出すことである。テーブル３０のコラム３２
と３４に示す値はメモリテスを行っていアプリケーショ
ン内にテーブルとして記憶されそしてその時々に再計算
の必要性をなくすとよい。
【００２７】データおよびチェックバイトが次にステッ
プ８６でメモリに書込まれる。これらデータおよびチェ
ックバイトは、図４について述べたアドレス感応パリテ
ィ法を用いてチェックワードを書込みうるようにするた
めにキャッシュ１６をバイパスしてメインメモリ１４に
直接書込まれる。このバイパスはキャッシュ１６の通常
のＥＣＣ発生機能をバイパスする。これらデータおよび
チェックバイトはステップ８８でメモリから読出されて
今書込まれた値と比較される。エラーのタイプと位置は
ステップ９０において読出されたこれら値から決定され
る。
プ８６でメモリに書込まれる。これらデータおよびチェ
ックバイトは、図４について述べたアドレス感応パリテ
ィ法を用いてチェックワードを書込みうるようにするた
めにキャッシュ１６をバイパスしてメインメモリ１４に
直接書込まれる。このバイパスはキャッシュ１６の通常
のＥＣＣ発生機能をバイパスする。これらデータおよび
チェックバイトはステップ８８でメモリから読出されて
今書込まれた値と比較される。エラーのタイプと位置は
ステップ９０において読出されたこれら値から決定され
る。
【００２８】読出されたチェックバイトが今書込まれた
ものとは異なる場合にはあるタイプのアドレスづけエラ
ーが生じたことになる。データの読出しが正しくなかっ
た場合にはメモリのデータ部分にはエラーが生じたこと
になる。データバイトとチェックバイトの両方がステッ
プ８８で正しく読出された場合にはキャッシュ１６内の
どこか、おそらくＥＣＣ情報を発生し検出するためのハ
ードウェアにエラーが生じたことを示す。
ものとは異なる場合にはあるタイプのアドレスづけエラ
ーが生じたことになる。データの読出しが正しくなかっ
た場合にはメモリのデータ部分にはエラーが生じたこと
になる。データバイトとチェックバイトの両方がステッ
プ８８で正しく読出された場合にはキャッシュ１６内の
どこか、おそらくＥＣＣ情報を発生し検出するためのハ
ードウェアにエラーが生じたことを示す。
【００２９】あるタイプのコンピュータシステムのメモ
リに生じるメモリエラーの位置とタイプを決定するため
に使用出来る簡単な技術をここで述べた。一つのエラー
があるメモリ位置に示される場合にはその位置を再テス
トしエラーの原因を識別することが出来る。簡単なソフ
トウェアルーチンがこのテストを行いそしてキャッシュ
１６をバイパスするコマンドのロードとストアを用いて
このエラーの原因を識別する。このパターンテストは適
正なＥＣＣ情報テーブルにより、あるいはテストの実行
のたびにそのような情報を計算することにより達成出来
る。チェックワードに入れられた情報を変えるためのア
ドレスパリティの使用によりアドレスエラーを識別出来
る。
リに生じるメモリエラーの位置とタイプを決定するため
に使用出来る簡単な技術をここで述べた。一つのエラー
があるメモリ位置に示される場合にはその位置を再テス
トしエラーの原因を識別することが出来る。簡単なソフ
トウェアルーチンがこのテストを行いそしてキャッシュ
１６をバイパスするコマンドのロードとストアを用いて
このエラーの原因を識別する。このパターンテストは適
正なＥＣＣ情報テーブルにより、あるいはテストの実行
のたびにそのような情報を計算することにより達成出来
る。チェックワードに入れられた情報を変えるためのア
ドレスパリティの使用によりアドレスエラーを識別出来
る。
【００３０】テーブル３０のテストデータはそれに限ら
れるものではなく、データおよび対応するＥＣＣデータ
内のすべてのビットをテストする任意のデータセットを
用いることが出来る。メモリ位置のテストに用いられる
ステップは特定の設計要求に合うように変更出来る。
れるものではなく、データおよび対応するＥＣＣデータ
内のすべてのビットをテストする任意のデータセットを
用いることが出来る。メモリ位置のテストに用いられる
ステップは特定の設計要求に合うように変更出来る。
【図１】コンピュータシステムの一部の高レベルブロッ
ク図。
ク図。
【図２】データとエラー修正コードデータとの間の関係
を示すブロック図。
を示すブロック図。
【図３】本発明によるテストデータ群を示すテーブル。
【図４】図３のテストデータの内のいくつかに適用され
た本発明の例を示すテーブル。
た本発明の例を示すテーブル。
【図５】本発明によるシステムメモリのテストを示すフ
ローチャート。
ローチャート。
【図６】発生したエラーのタイプを決定するための選ば
れたメモリ位置のテストを示すフローチャート。
れたメモリ位置のテストを示すフローチャート。
１０ コンピュータシステム １２ 中央プロセサ １４ メインメモリ １６ キャッシュメモリ ２２ データメモリ部分 ２４ ＥＣＣデータ部分 ３０ テストデータテーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール、ジュリアス、ロイ アメリカ合衆国テキサス州、ラウンド、ロ ック、ディア、ラン、902
Claims (10)
- 【請求項１】下記段階を含む、コンピュータシステムに
おけるメモリ位置（ロケーション）のテスト方法：メモ
リ位置に選択されたテストデータ値を書込む段階；この
選択されたテストデータ値についてのアドレス依存エラ
ー修正コードを決定する段階；このアドレス依存エラー
修正コードを上記メモリ位置に対応する位置に書込む段
階；上記メモリ位置の内容およびそれに対応するエラー
修正コードを読取る段階；上記メモリ位置から読取られ
た内容と上記選択されたテストデータ値を比較すると共
に上記アドレス依存エラー修正コードを上記メモリ位置
に対応するエラー修正コードに対し比較する段階；上記
比較段階の結果からメモリエラーを識別する段階。 - 【請求項２】前記決定段階は下記段階を含むごとくなっ
た請求項１の方法：前記メモリ位置についてのアドレス
の複数の部分のパリティを決定する段階；上記複数のア
ドレス部分に対応するエラー修正をコードの奇および偶
パリティ部分を発生する段階。 - 【請求項３】前記アドレスは４バイトであり、このアド
レス内の夫々のバイトのパリティは別々に計算され、前
記メモリ位置は１６バイトのデータを有し、このメモリ
位置用の前記エラー修正コードは４バイトであり、この
エラー修正コードの夫々のバイトが上記アドレスの対応
するバイトのパリティと同一パリティを用いて発生され
る請求項２の方法。 - 【請求項４】前記発生段階はルックアップテーブルから
夫々のエラー修正コード部分を読取る段階を含む、請求
項２の方法。 - 【請求項５】前記発生段階は前記アドレス部分の夫々に
適用される予定のアルゴリズムを用いて夫々のエラー修
正コード部分を計算する段階を含む、請求項２の方法。 - 【請求項６】下記段階を含む、コンピュータシステムメ
モリのテスト方法：選ばれたメモリ位置にテストデータ
値を書込む段階；これら選択されたメモリ位置の内容を
読出す段階；上記書込値とは異なる読出し値を有する夫
々のメモリ位置あるいはエラーが検出されたメモリ位置
についてそのようなメモリ位置のアドレス感知テストを
行う段階。 - 【請求項７】前記行う段階は下記段階を含む、請求項６
の方法：前記メモリ位置に選択されたテストデータ値を
書込む段階；この選ばれたテストデータ値についてアド
レス依存エラー修正コードを決定する段階；このメモリ
位置に対応する位置にこのアドレス依存エラー修正コー
ドを書込む段階；このメモリ位置の内容およびそれに対
応するエラー修正コードを読取る段階；この選ばれたテ
ストデータ値とこのメモリ位置から読出された内容を比
較しそして上記アドレス依存エラー修正コードをこのメ
モリ位置に対応するエラー修正コードに比較する段階；
上記比較段階の結果からメモリエラーの原因を識別する
段階。 - 【請求項８】前記決定段階は下記段階を含む請求項７の
方法：前記メモリ位置についてアドレスの複数の部分の
パリティを決定する段階；これら複数のアドレス部分に
対応するエラー修正コードの奇または偶パリティ部分を
発生する段階。 - 【請求項９】前記発生する段階は索引テーブルから夫々
のエラー修正コード部分を読出す段階を含む、請求項８
の方法。 - 【請求項１０】前記発生する段階は前記アドレス部分の
夫々に適用される予定のアルゴリズムを用いて夫々のエ
ラー修正コード部分を計算する段階を含む、請求項８の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47977690A | 1990-02-14 | 1990-02-14 | |
| US479776 | 1990-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773115A true JPH0773115A (ja) | 1995-03-17 |
Family
ID=23905382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014724A Pending JPH0773115A (ja) | 1990-02-14 | 1991-01-14 | コンピュータシステムのメモリテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0442616A3 (ja) |
| JP (1) | JPH0773115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11423202B2 (en) * | 2020-08-31 | 2022-08-23 | Siemens Industry Software Inc. | Suspect resolution for scan chain defect diagnosis |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193637A (ja) * | 1975-02-14 | 1976-08-17 | ||
| JPS52127036A (en) * | 1976-04-16 | 1977-10-25 | Mitsubishi Electric Corp | Diagnostic system |
| JPS5936398A (ja) * | 1982-08-24 | 1984-02-28 | Nec Corp | 記憶装置 |
| JPS6476244A (en) * | 1987-09-18 | 1989-03-22 | Mitsubishi Electric Corp | Main storing control device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL67664A (en) * | 1982-01-19 | 1987-01-30 | Tandem Computers Inc | Computer memory system with data,address and operation error detection |
| US4564944A (en) * | 1983-12-30 | 1986-01-14 | International Business Machines Corporation | Error correcting scheme |
| US4692893A (en) * | 1984-12-24 | 1987-09-08 | International Business Machines Corp. | Buffer system using parity checking of address counter bit for detection of read/write failures |
-
1991
- 1991-01-14 JP JP3014724A patent/JPH0773115A/ja active Pending
- 1991-01-18 EP EP19910300419 patent/EP0442616A3/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193637A (ja) * | 1975-02-14 | 1976-08-17 | ||
| JPS52127036A (en) * | 1976-04-16 | 1977-10-25 | Mitsubishi Electric Corp | Diagnostic system |
| JPS5936398A (ja) * | 1982-08-24 | 1984-02-28 | Nec Corp | 記憶装置 |
| JPS6476244A (en) * | 1987-09-18 | 1989-03-22 | Mitsubishi Electric Corp | Main storing control device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0442616A2 (en) | 1991-08-21 |
| EP0442616A3 (en) | 1992-06-24 |
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