JPH06236326A - ランダムアクセスメモリにデータを記憶するために非原子レベルパリティ保護を実行する方法および装置 - Google Patents
ランダムアクセスメモリにデータを記憶するために非原子レベルパリティ保護を実行する方法および装置Info
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- JPH06236326A JPH06236326A JP4192784A JP19278492A JPH06236326A JP H06236326 A JPH06236326 A JP H06236326A JP 4192784 A JP4192784 A JP 4192784A JP 19278492 A JP19278492 A JP 19278492A JP H06236326 A JPH06236326 A JP H06236326A
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Abstract
(57)【要約】 （修正有）
【目的】 経済的なパリティ保護を提供する。
【構成】 方法及び装置は、ｍ×ｂ個のビットごとに１
つのパリティビットを生成する。ｂ個のビットから成る
１つのビット群は、ＣＰＵにより操作できる最小数のビ
ットである。ｍ×ｂ個のビット全てについてパリティビ
ットを計算する。パリティエラーの報告はその動作の読
取り部分に関しては抑制される。パリティビットは、動
作の読取り部分の間にパリティエラーが検出されるか否
かを因数分解してセットされる。パリティエラーが検出
されれば、それをいずれもＣＰＵに報告。データ保全性
の劣化を最小限に抑え、ハードウェアのコストはかなり
低減される。
つのパリティビットを生成する。ｂ個のビットから成る
１つのビット群は、ＣＰＵにより操作できる最小数のビ
ットである。ｍ×ｂ個のビット全てについてパリティビ
ットを計算する。パリティエラーの報告はその動作の読
取り部分に関しては抑制される。パリティビットは、動
作の読取り部分の間にパリティエラーが検出されるか否
かを因数分解してセットされる。パリティエラーが検出
されれば、それをいずれもＣＰＵに報告。データ保全性
の劣化を最小限に抑え、ハードウェアのコストはかなり
低減される。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータシステムの
分野に関し、特に、ランダムアクセスメモリにデータを
記憶するために非原子レベルパリティ保護を実行する方
法及び装置に関する。
分野に関し、特に、ランダムアクセスメモリにデータを
記憶するために非原子レベルパリティ保護を実行する方
法及び装置に関する。
【０００２】
【従来の技術】図１を参照する。従来、プログラマーが
読取り又は書込みをバイト単位、ハーフワード単位（す
なわち、２バイトごと）、全語単位（すなわち、４バイ
トごと）、あるいは倍長語（ダブルワード）単位（すな
わち、８バイトごと）で実行するために利用できる機械
命令は存在してはいるが、ランダムアクセスメモリ（Ｒ
ＡＭ）１６に記憶されていて、コンピュータシステム１
０の中央処理装置（ＣＰＵ）（図示せず）により直接に
操作できる最小の量のデータは１バイト、すなわち、８
ビット２２ａ，２２ｂ，２２ｃ又は２２ｄである。その
ために、ＲＡＭ１６にデータを記憶するためのパリティ
保護は、通常、この原子レベル、すなわち、バイトレベ
ルで実行される。バイト２２ａ，２２ｂ，２２ｃ又は２
２ｄごとに、パリティビットとして使用すべき追加の９
番目のビット２４ａ,２４ｂ，２４ｃ又は２４ｄが与え
られる。従って、「３２ビットコンピュータシステム」
の場合、４つのパリティビット２４ａ，２４ｂ，２４ｃ
又は２４ｄはユーザーに対してアクセス可能ではない
が、ＲＡＭ１６とＲＡＭ制御装置１４との間のデータ経
路１８は通常は３６ビットである。
読取り又は書込みをバイト単位、ハーフワード単位（す
なわち、２バイトごと）、全語単位（すなわち、４バイ
トごと）、あるいは倍長語（ダブルワード）単位（すな
わち、８バイトごと）で実行するために利用できる機械
命令は存在してはいるが、ランダムアクセスメモリ（Ｒ
ＡＭ）１６に記憶されていて、コンピュータシステム１
０の中央処理装置（ＣＰＵ）（図示せず）により直接に
操作できる最小の量のデータは１バイト、すなわち、８
ビット２２ａ，２２ｂ，２２ｃ又は２２ｄである。その
ために、ＲＡＭ１６にデータを記憶するためのパリティ
保護は、通常、この原子レベル、すなわち、バイトレベ
ルで実行される。バイト２２ａ，２２ｂ，２２ｃ又は２
２ｄごとに、パリティビットとして使用すべき追加の９
番目のビット２４ａ,２４ｂ，２４ｃ又は２４ｄが与え
られる。従って、「３２ビットコンピュータシステム」
の場合、４つのパリティビット２４ａ，２４ｂ，２４ｃ
又は２４ｄはユーザーに対してアクセス可能ではない
が、ＲＡＭ１６とＲＡＭ制御装置１４との間のデータ経
路１８は通常は３６ビットである。
【０００３】各バイトのパリティビットは、書込み動作
のたびに、ランダムアクセスメモリ制御装置によりセッ
ト又はリセットされる。通常、ブロック３２（同図ｂ）
で、ＲＡＭ制御装置はＣＰＵからデータを受信する。ブ
ロック３４で、ＲＡＭ制御装置はどのバイトを書込まな
ければならないかを確定する。次に、ブロック３６で、
ＲＡＭ制御装置は書込むべきバイトについて対応するパ
リティビットを生成する。各パリティビットは、コンピ
ュータシステムが奇数ビットを使用するか又は偶数ビッ
トを使用するかに従って、バイトごとの１のビットの総
数が常に奇数又は偶数になるようにセット又はリセット
される。パリティビットを生成した後、ブロック３８
で、ＲＡＭ制御装置は適切なバイトをそのパリティビッ
トと共にＲＡＭに書込む。
のたびに、ランダムアクセスメモリ制御装置によりセッ
ト又はリセットされる。通常、ブロック３２（同図ｂ）
で、ＲＡＭ制御装置はＣＰＵからデータを受信する。ブ
ロック３４で、ＲＡＭ制御装置はどのバイトを書込まな
ければならないかを確定する。次に、ブロック３６で、
ＲＡＭ制御装置は書込むべきバイトについて対応するパ
リティビットを生成する。各パリティビットは、コンピ
ュータシステムが奇数ビットを使用するか又は偶数ビッ
トを使用するかに従って、バイトごとの１のビットの総
数が常に奇数又は偶数になるようにセット又はリセット
される。パリティビットを生成した後、ブロック３８
で、ＲＡＭ制御装置は適切なバイトをそのパリティビッ
トと共にＲＡＭに書込む。
【０００４】読取り動作中には、その都度、パリティビ
ットがＲＡＭ制御装置により検査されることになる。通
常、ブロック４２で、ＲＡＭ制御装置はＲＡＭから語全
体を検索する（同図ｃ）。ＲＡＭ制御装置はどのバイト
が取出されているかを確定し（ブロック４４）、必要な
ものだけをＣＰＵに戻す（ブロック４６）。同時に、Ｒ
ＡＭ制御装置は戻されている各バイトのパリティビット
をエラーの有無について検査し（ブロック４８）、エラ
ーが検出されれば、パリティエラーをＣＰＵに報告する
（ブロック４９）。
ットがＲＡＭ制御装置により検査されることになる。通
常、ブロック４２で、ＲＡＭ制御装置はＲＡＭから語全
体を検索する（同図ｃ）。ＲＡＭ制御装置はどのバイト
が取出されているかを確定し（ブロック４４）、必要な
ものだけをＣＰＵに戻す（ブロック４６）。同時に、Ｒ
ＡＭ制御装置は戻されている各バイトのパリティビット
をエラーの有無について検査し（ブロック４８）、エラ
ーが検出されれば、パリティエラーをＣＰＵに報告する
（ブロック４９）。
【０００５】パリティ保護を実行する従来の方式は、特
にマイクロコンピュータに要求されるハードウェアスペ
ースに関してコスト高である。ランダムアクセスメモリ
の９分の１はパリティ保護のために使用される。
にマイクロコンピュータに要求されるハードウェアスペ
ースに関してコスト高である。ランダムアクセスメモリ
の９分の１はパリティ保護のために使用される。
【０００６】
【発明が解決しようとする課題】本発明は従来の技術の
欠点を克服したランダムアクセスメモリにデータを記憶
するために非原子レベルパリティ保護を実行する方法及
び装置を提供する。
欠点を克服したランダムアクセスメモリにデータを記憶
するために非原子レベルパリティ保護を実行する方法及
び装置を提供する。
【０００７】
【課題を解決するための手段】ランダムアクセスメモリ
にデータを記憶するために非原子レベルパリティ保護を
実行する方法及び装置を開示する。その方法及び装置は
データ保全性の劣化を最小限にとどめた上で、ハードウ
ェアのコストを相当に低減させる。さらに、その方法及
び装置はＣＰＵとオペレーティングシステムには全く関
係がない。本発明の方法及び装置の好ましい実施例はｍ
×ｂ個のビットごとに１つのパリティビットを発生させ
る。ｂ個のビットから成る１つのビット群は、ＣＰＵに
より操作できる最小の数のビットである。ｍ×ｂ個のビ
ットのサブセットのみが記憶されている場合でも、書込
み動作中、ｍ×ｂ個のビットの全てについてパリティビ
ットを計算する。書込み動作はｍ×ｂ個のビットの全て
についての読取り−変更−書込み動作として実現され、
パリティエラーの報告は読取り−変更−書込み動作の読
取り部分については抑制される。ところが、パリティビ
ットは、読取り−変更−書込み動作の読取り部分の間に
パリティエラーが検出されるか否かを因数分解してセッ
トされる。
にデータを記憶するために非原子レベルパリティ保護を
実行する方法及び装置を開示する。その方法及び装置は
データ保全性の劣化を最小限にとどめた上で、ハードウ
ェアのコストを相当に低減させる。さらに、その方法及
び装置はＣＰＵとオペレーティングシステムには全く関
係がない。本発明の方法及び装置の好ましい実施例はｍ
×ｂ個のビットごとに１つのパリティビットを発生させ
る。ｂ個のビットから成る１つのビット群は、ＣＰＵに
より操作できる最小の数のビットである。ｍ×ｂ個のビ
ットのサブセットのみが記憶されている場合でも、書込
み動作中、ｍ×ｂ個のビットの全てについてパリティビ
ットを計算する。書込み動作はｍ×ｂ個のビットの全て
についての読取り−変更−書込み動作として実現され、
パリティエラーの報告は読取り−変更−書込み動作の読
取り部分については抑制される。ところが、パリティビ
ットは、読取り−変更−書込み動作の読取り部分の間に
パリティエラーが検出されるか否かを因数分解してセッ
トされる。
【０００８】ｍ×ｂ個のビットのサブセットのみが必要
である場合であっても、読取り動作中にはｍ×ｂ個のビ
ットの全てについてパリティビットを検査する。パリテ
ィエラーが検出されれば、それはいずれもＣＰＵに報告
される。たとえば、３２ビットコンピュータシステムの
場合、本発明の方法及び装置は全語ごとに１つのパリテ
ィビットを発生する。１つのバイト又はハーフワード
（半語）が記憶されている場合でも、書込み動作中、全
語全体についてパリティビットを計算する。先に概要を
述べたように、書込み動作は全語全体について読取り−
変更−書込み動作として実現される。同様に、１つのバ
イト又はハーフワードが必要なだけであっても、読取り
動作中、全語全体についてパリティビットを検査する。
本発明の目的、特徴及び利点は、添付の図面を参照しな
がら本発明の好ましい実施例についての以下の詳細な説
明を読むことにより明白になるであろう。
である場合であっても、読取り動作中にはｍ×ｂ個のビ
ットの全てについてパリティビットを検査する。パリテ
ィエラーが検出されれば、それはいずれもＣＰＵに報告
される。たとえば、３２ビットコンピュータシステムの
場合、本発明の方法及び装置は全語ごとに１つのパリテ
ィビットを発生する。１つのバイト又はハーフワード
（半語）が記憶されている場合でも、書込み動作中、全
語全体についてパリティビットを計算する。先に概要を
述べたように、書込み動作は全語全体について読取り−
変更−書込み動作として実現される。同様に、１つのバ
イト又はハーフワードが必要なだけであっても、読取り
動作中、全語全体についてパリティビットを検査する。
本発明の目的、特徴及び利点は、添付の図面を参照しな
がら本発明の好ましい実施例についての以下の詳細な説
明を読むことにより明白になるであろう。
【０００９】
【実施例】ランダムアクセスメモリ（ＲＡＭ）にデータ
を記憶するために非原子レベルパリティ保護を実行する
方法及び装置を開示する。以下の説明の中で、本発明を
完全に理解させるために、便宜上、特定の数、材料及び
構成を挙げるが、そのような特定の詳細な事項がなくと
も本発明を実施しうることは当業者には明白であろう。
また、場合によっては、本発明を無用にあいまいにしな
いために、周知のシステムを概略図又はブロック線図の
形態で示すこともある。
を記憶するために非原子レベルパリティ保護を実行する
方法及び装置を開示する。以下の説明の中で、本発明を
完全に理解させるために、便宜上、特定の数、材料及び
構成を挙げるが、そのような特定の詳細な事項がなくと
も本発明を実施しうることは当業者には明白であろう。
また、場合によっては、本発明を無用にあいまいにしな
いために、周知のシステムを概略図又はブロック線図の
形態で示すこともある。
【００１０】そこで、図２を参照すると、本発明の装置
の好ましい実施例のハードウェア素子の物理的構成を表
わすブロック線図が示されている。本発明の好ましい実
施例の装置７０は、中央処理装置（ＣＰＵ）（図示せ
ず）に結合するＲＡＭ制御装置５４と、たとえば、３２
ビットコンピュータシステム５０の複数のＲＡＭアレイ
５６とを含む。ＲＡＭ制御装置５４とＣＰＵとの間のデ
ータ経路５８と、ＲＡＭ制御装置５４とＲＡＭアレイ５
６との間のデータ経路６０は、それぞれ、３２ビット
と、３３ビットの幅を有する。ＣＰＵは１バイト、ハー
フワード、全語又はダブルワードの単位で書込みと読取
りを実行する。データの読取りとデータの書込みは非同
期的に実行される。
の好ましい実施例のハードウェア素子の物理的構成を表
わすブロック線図が示されている。本発明の好ましい実
施例の装置７０は、中央処理装置（ＣＰＵ）（図示せ
ず）に結合するＲＡＭ制御装置５４と、たとえば、３２
ビットコンピュータシステム５０の複数のＲＡＭアレイ
５６とを含む。ＲＡＭ制御装置５４とＣＰＵとの間のデ
ータ経路５８と、ＲＡＭ制御装置５４とＲＡＭアレイ５
６との間のデータ経路６０は、それぞれ、３２ビット
と、３３ビットの幅を有する。ＣＰＵは１バイト、ハー
フワード、全語又はダブルワードの単位で書込みと読取
りを実行する。データの読取りとデータの書込みは非同
期的に実行される。
【００１１】さらに、ＲＡＭアレイ５６は、複数のデー
タバイトを記憶するために複数のメモリアドレスにより
参照される複数のメモリデータ記憶場所（４つ図示され
ている、６２ａ〜６２ｄ）と、複数のパリティビットを
記憶するための複数の対応するメモリパリティ記憶場所
（１つ図示されている、６４）とから構成される。この
例の３２ビットコンピュータシステムでは、記憶されて
いる４つのデータバイトごとに１つのパリティビットが
与えられる。メモリデータ記憶場所と対応するメモリパ
リティ記憶場所は、動作開始時に、ＲＡＭ制御装置５４
により、複数の初期データバイトと、複数の対応する初
期パリティビットとにそれぞれ初期設定される。
タバイトを記憶するために複数のメモリアドレスにより
参照される複数のメモリデータ記憶場所（４つ図示され
ている、６２ａ〜６２ｄ）と、複数のパリティビットを
記憶するための複数の対応するメモリパリティ記憶場所
（１つ図示されている、６４）とから構成される。この
例の３２ビットコンピュータシステムでは、記憶されて
いる４つのデータバイトごとに１つのパリティビットが
与えられる。メモリデータ記憶場所と対応するメモリパ
リティ記憶場所は、動作開始時に、ＲＡＭ制御装置５４
により、複数の初期データバイトと、複数の対応する初
期パリティビットとにそれぞれ初期設定される。
【００１２】さらに図２を参照すると、本発明の好まし
い実施例の装置７０は複数のインタフェース７２及び７
４と、複数のレジスタ７６，７８及び８０と、複数の論
理回路８２，８４，８６及び８８とを含む。複数のイン
タフェースとは、ＣＰＵと結合する中央処理装置（ＣＰ
Ｕ）インタフェース７２と、ＲＡＭアレイ５６と結合す
るＲＡＭインタフェース７４である。複数のレジスタと
は、ＣＰＵインタフェース７２に結合するデータレジス
タＡ７６と、ＲＡＭインタフェース７４に結合するデー
タレジスタＢ７８と、ＣＰＵインタフェース７２及びＲ
ＡＭインタフェース７４に結合するアドレスレジスタ８
０である。複数の論理回路とは、データレジスタＡ７
６、データレジスタＢ７８及びアドレスレジスタ８０に
結合するデータ変更回路８２と、データレジスタＡ７
６、データレジスタＢ７８及びアドレスレジスタ８０に
結合するデータ抽出回路８４と、データレジスタＢ７８
及びＣＰＵに結合するパリティエラー検査回路８６と、
データレジスタＢ７８及びパリティエラー検査回路８６
に結合するパリティビット発生回路８８である。
い実施例の装置７０は複数のインタフェース７２及び７
４と、複数のレジスタ７６，７８及び８０と、複数の論
理回路８２，８４，８６及び８８とを含む。複数のイン
タフェースとは、ＣＰＵと結合する中央処理装置（ＣＰ
Ｕ）インタフェース７２と、ＲＡＭアレイ５６と結合す
るＲＡＭインタフェース７４である。複数のレジスタと
は、ＣＰＵインタフェース７２に結合するデータレジス
タＡ７６と、ＲＡＭインタフェース７４に結合するデー
タレジスタＢ７８と、ＣＰＵインタフェース７２及びＲ
ＡＭインタフェース７４に結合するアドレスレジスタ８
０である。複数の論理回路とは、データレジスタＡ７
６、データレジスタＢ７８及びアドレスレジスタ８０に
結合するデータ変更回路８２と、データレジスタＡ７
６、データレジスタＢ７８及びアドレスレジスタ８０に
結合するデータ抽出回路８４と、データレジスタＢ７８
及びＣＰＵに結合するパリティエラー検査回路８６と、
データレジスタＢ７８及びパリティエラー検査回路８６
に結合するパリティビット発生回路８８である。
【００１３】ＣＰＵインタフェース７２は、データをＲ
ＡＭアレイ５６に書込むと共に、ＲＡＭアレイ５６から
データを読取るためにＣＰＵとインタフェースする。書
込み動作中、ＣＰＵインタフェース７２は書込み信号
と、複数のターゲットメモリアドレスと、書込むべき複
数のデータバイトとをＣＰＵから入力として受信する。
受信されるターゲットメモリアドレスは、複数のデータ
バイトを書込むべき複数のターゲットメモリデータ記憶
場所を指示する。それに応答して、ＣＰＵインタフェー
ス７２はデータレジスタＡ７６と、アドレスレジスタ８
０とにそれぞれ受信されたターゲットメモリアドレス
と、データバイトとを出力する。
ＡＭアレイ５６に書込むと共に、ＲＡＭアレイ５６から
データを読取るためにＣＰＵとインタフェースする。書
込み動作中、ＣＰＵインタフェース７２は書込み信号
と、複数のターゲットメモリアドレスと、書込むべき複
数のデータバイトとをＣＰＵから入力として受信する。
受信されるターゲットメモリアドレスは、複数のデータ
バイトを書込むべき複数のターゲットメモリデータ記憶
場所を指示する。それに応答して、ＣＰＵインタフェー
ス７２はデータレジスタＡ７６と、アドレスレジスタ８
０とにそれぞれ受信されたターゲットメモリアドレス
と、データバイトとを出力する。
【００１４】読取り動作中には、ＣＰＵインタフェース
７２は読取り信号と、複数のソースメモリアドレスとを
ＣＰＵから入力として受信する。ソースメモリアドレス
は、複数のデータバイトを読取るべき複数のソースメモ
リデータ記憶場所を指示する。それに応答して、ＣＰＵ
インタフェース７２はアドレスレジスタ８０に受信され
たソースメモリアドレスを出力する。また、その後、Ｃ
ＰＵインタフェース７２は読取り動作中のデータレジス
タＡ７６における複数の検索中のデータバイトの有無を
検出する。それに応答して、ＣＰＵインタフェース７２
は複数の検索中のデータバイトをＣＰＵへ出力する。
７２は読取り信号と、複数のソースメモリアドレスとを
ＣＰＵから入力として受信する。ソースメモリアドレス
は、複数のデータバイトを読取るべき複数のソースメモ
リデータ記憶場所を指示する。それに応答して、ＣＰＵ
インタフェース７２はアドレスレジスタ８０に受信され
たソースメモリアドレスを出力する。また、その後、Ｃ
ＰＵインタフェース７２は読取り動作中のデータレジス
タＡ７６における複数の検索中のデータバイトの有無を
検出する。それに応答して、ＣＰＵインタフェース７２
は複数の検索中のデータバイトをＣＰＵへ出力する。
【００１５】ＲＡＭインタフェース７４は、データをＲ
ＡＭアレイ５６に書込むと共に、ＲＡＭアレイ５６から
データを読取るために、ＲＡＭアレイ５６とインタフェ
ースする。書込み動作中、ＲＡＭインタフェース７４は
アドレスレジスタにおける複数のターゲットメモリアド
レスの有無を検出する。それに応答して、ターゲットメ
モリアドレスが書込み中であるのが１つの全語より短い
ことを指示する場合、ＲＡＭインタフェース７４はＲＡ
Ｍアレイ５６から全語と、そのパリティビットとを検索
し、検索した全語と、そのパリティビットとをデータレ
ジスタＢ７８へ出力する。そうでない場合には、ＲＡＭ
インタフェース７４は全くアクションを起こさない。検
索される場合、全語とそのパリティビットは、ターゲッ
トメモリアドレスにより参照されているメモリデータ記
憶場所から成る４つのメモリデータ記憶場所と、対応す
るメモリパリティ記憶場所とから検索される。
ＡＭアレイ５６に書込むと共に、ＲＡＭアレイ５６から
データを読取るために、ＲＡＭアレイ５６とインタフェ
ースする。書込み動作中、ＲＡＭインタフェース７４は
アドレスレジスタにおける複数のターゲットメモリアド
レスの有無を検出する。それに応答して、ターゲットメ
モリアドレスが書込み中であるのが１つの全語より短い
ことを指示する場合、ＲＡＭインタフェース７４はＲＡ
Ｍアレイ５６から全語と、そのパリティビットとを検索
し、検索した全語と、そのパリティビットとをデータレ
ジスタＢ７８へ出力する。そうでない場合には、ＲＡＭ
インタフェース７４は全くアクションを起こさない。検
索される場合、全語とそのパリティビットは、ターゲッ
トメモリアドレスにより参照されているメモリデータ記
憶場所から成る４つのメモリデータ記憶場所と、対応す
るメモリパリティ記憶場所とから検索される。
【００１６】書込み動作中、ＲＡＭインタフェース７４
は、その後、データレジスタＢ７８におけるＲＡＭアレ
イ５６に書込むべき全語及びそのパリティビットの有無
をさらに検出する。書込むべき全語は複数の書込むべき
データバイトから構成される。それに応答して、ＲＡＭ
インタフェース７４は全語とそのパリティビットとを、
ターゲットメモリアドレスにより参照されているメモリ
データ記憶場所から成る４つのメモリデータ記憶場所
と、対応するメモリパリティ記憶場所とに書込む。
は、その後、データレジスタＢ７８におけるＲＡＭアレ
イ５６に書込むべき全語及びそのパリティビットの有無
をさらに検出する。書込むべき全語は複数の書込むべき
データバイトから構成される。それに応答して、ＲＡＭ
インタフェース７４は全語とそのパリティビットとを、
ターゲットメモリアドレスにより参照されているメモリ
データ記憶場所から成る４つのメモリデータ記憶場所
と、対応するメモリパリティ記憶場所とに書込む。
【００１７】読取り動作中には、ＲＡＭインタフェース
７４はアドレスレジスタ８０における複数のソースメモ
リアドレスの有無を検出する。それに応答して、ＲＡＭ
インタフェース７４はＲＡＭアレイ５６から全語と、そ
のパリティビットとを検索し、検索した全語と、検索し
たパリティをそれぞれデータレジスタＢ７８へ出力す
る。全語とそのパリティビットとは、ソースメモリアド
レスにより参照されているメモリデータ記憶場所から成
る４つのメモリデータ記憶場所と、対応するメモリパリ
ティ記憶場所とから検索される。
７４はアドレスレジスタ８０における複数のソースメモ
リアドレスの有無を検出する。それに応答して、ＲＡＭ
インタフェース７４はＲＡＭアレイ５６から全語と、そ
のパリティビットとを検索し、検索した全語と、検索し
たパリティをそれぞれデータレジスタＢ７８へ出力す
る。全語とそのパリティビットとは、ソースメモリアド
レスにより参照されているメモリデータ記憶場所から成
る４つのメモリデータ記憶場所と、対応するメモリパリ
ティ記憶場所とから検索される。
【００１８】データ変更回路８２はＲＡＭアレイ５６に
書込むべきデータバイトを処理し、それらのデータバイ
トをＲＡＭアレイ５６に書込む準備を整える。書込み動
作中、データ変更回路８２はデータレジスタＡ７６に書
込むべきデータバイトを検出し、データレジスタＢ７８
の適切なバイト位置に書込むべきデータバイトを出力す
る。書込んでいるのが全語に満たない量であれば、書込
まれているデータバイトはデータレジスタＢ７８に記憶
されている全語に有効に併合される。
書込むべきデータバイトを処理し、それらのデータバイ
トをＲＡＭアレイ５６に書込む準備を整える。書込み動
作中、データ変更回路８２はデータレジスタＡ７６に書
込むべきデータバイトを検出し、データレジスタＢ７８
の適切なバイト位置に書込むべきデータバイトを出力す
る。書込んでいるのが全語に満たない量であれば、書込
まれているデータバイトはデータレジスタＢ７８に記憶
されている全語に有効に併合される。
【００１９】データ抽出回路８４はＣＰＵへ戻すべく読
取られているデータバイトを処理し、それらのデータバ
イトをＣＰＵに戻す準備を整える。読取り動作中、デー
タ抽出回路８４は、データレジスタＡ７６にある読取ら
れ、ＣＰＵに戻るべきデータバイトを検出し、データレ
ジスタＢ７８から読取られるべきデータを抽出し、それ
らをデータレジスタＡ７６へ出力する。
取られているデータバイトを処理し、それらのデータバ
イトをＣＰＵに戻す準備を整える。読取り動作中、デー
タ抽出回路８４は、データレジスタＡ７６にある読取ら
れ、ＣＰＵに戻るべきデータバイトを検出し、データレ
ジスタＢ７８から読取られるべきデータを抽出し、それ
らをデータレジスタＡ７６へ出力する。
【００２０】パリティエラー検査回路８６はデータ書込
み動作中及びデータ読取り動作中にパリティエラーを検
出し、それを報告する。書込み動作中、パリティエラー
検査回路８６はデータレジスタＢ７８における検索中の
全語及び検索中のパリティビットの有無を検出し、パリ
ティエラーが検出されれば、パリティビット発生回路８
８に入力すべき信号を条件付きで出力する。パリティエ
ラー検査は、検索中の全語及びそのパリティビットがデ
ータレジスタＢ７８に記憶される直後で、書込むべきデ
ータバイトがデータレジスタＢ７８に記憶される前に実
行される。
み動作中及びデータ読取り動作中にパリティエラーを検
出し、それを報告する。書込み動作中、パリティエラー
検査回路８６はデータレジスタＢ７８における検索中の
全語及び検索中のパリティビットの有無を検出し、パリ
ティエラーが検出されれば、パリティビット発生回路８
８に入力すべき信号を条件付きで出力する。パリティエ
ラー検査は、検索中の全語及びそのパリティビットがデ
ータレジスタＢ７８に記憶される直後で、書込むべきデ
ータバイトがデータレジスタＢ７８に記憶される前に実
行される。
【００２１】読取り動作中、パリティエラー検査回路８
６はデータレジスタＢ７８における検索中の全語と、デ
ータレジスタＢ７８における検索中のパリティビットの
有無を検出する。それに応答して、パリティエラー検出
回路８６は、パリティエラーが検出されれば、ＣＰＵに
対して信号を条件付きで出力する。パリティエラー検査
は読取るべきデータバイトの抽出及びＣＰＵへの戻しと
ほぼ同時に実行される。
６はデータレジスタＢ７８における検索中の全語と、デ
ータレジスタＢ７８における検索中のパリティビットの
有無を検出する。それに応答して、パリティエラー検出
回路８６は、パリティエラーが検出されれば、ＣＰＵに
対して信号を条件付きで出力する。パリティエラー検査
は読取るべきデータバイトの抽出及びＣＰＵへの戻しと
ほぼ同時に実行される。
【００２２】パリティビット発生回路８８は、ＲＡＭア
レイ５６に書込むべき全語と関連するパリティビットを
発生する。書込む動作中、パリティビット発生回路８８
はデータレジスタＢ７８における書込むべき全語の有無
を検出し、パリティビットを発生し、発生したパリティ
ビットをデータレジスタＢ７８に出力する。パリティビ
ットは、周知のパリティ発生方式を使用して標準的な方
法により発生される。ところが、検索中の全語とそのパ
リティビットについてパリティエラーが検出されると、
発生したパリティビットをデータレジスタＢ７８に記憶
する前に反転させる。パリティビットは、書込むべきデ
ータバイトがデータレジスタＢ７８に記憶される直後
で、書込むべき全語がＲＡＭアレイ５６に書込まれる前
に発生される。
レイ５６に書込むべき全語と関連するパリティビットを
発生する。書込む動作中、パリティビット発生回路８８
はデータレジスタＢ７８における書込むべき全語の有無
を検出し、パリティビットを発生し、発生したパリティ
ビットをデータレジスタＢ７８に出力する。パリティビ
ットは、周知のパリティ発生方式を使用して標準的な方
法により発生される。ところが、検索中の全語とそのパ
リティビットについてパリティエラーが検出されると、
発生したパリティビットをデータレジスタＢ７８に記憶
する前に反転させる。パリティビットは、書込むべきデ
ータバイトがデータレジスタＢ７８に記憶される直後
で、書込むべき全語がＲＡＭアレイ５６に書込まれる前
に発生される。
【００２３】そこで図３を参照すると、本発明の方法で
使用する書込みアルゴリズムの論理的な面を表わすブロ
ック線図が示されている。まず、ブロック９２では、書
込むべきデータと、それらを記憶するメモリデータ記憶
場所に関するターゲットメモリアドレスとをＣＰＵから
受信する。ｍ×ｂ個未満のビットが書込まれているか否
かを判定するために、書込むべきデータを検査する（ブ
ロック９４）。データはＣＰＵにおいてｂビットの倍数
を単位として操作されているのであるが、ｂ個のビット
から成る１つのビット群はＣＰＵにより操作できる最小
の量のデータビットである。Ｍはあらかじめ定められた
定数である。
使用する書込みアルゴリズムの論理的な面を表わすブロ
ック線図が示されている。まず、ブロック９２では、書
込むべきデータと、それらを記憶するメモリデータ記憶
場所に関するターゲットメモリアドレスとをＣＰＵから
受信する。ｍ×ｂ個未満のビットが書込まれているか否
かを判定するために、書込むべきデータを検査する（ブ
ロック９４）。データはＣＰＵにおいてｂビットの倍数
を単位として操作されているのであるが、ｂ個のビット
から成る１つのビット群はＣＰＵにより操作できる最小
の量のデータビットである。Ｍはあらかじめ定められた
定数である。
【００２４】書込むべきデータがｍ×ｂビット以上であ
れば、ブランチ９４ａをたどり、ブロック９６で、その
書込むべきｍ×ｂビットに関わるパリティビットを生成
する。先に説明したように、パリティビットは標準的な
方式で生成される。次に、ブロック９８では書込むべき
ｍ×ｂ個のビットと、対応するパリティビットを受信し
たターゲットメモリアドレスにより参照されるメモリデ
ータ記憶場所と、参照されたメモリデータ記憶場所に対
応するメモリパリティ記憶場所とにそれぞれ記憶する。
れば、ブランチ９４ａをたどり、ブロック９６で、その
書込むべきｍ×ｂビットに関わるパリティビットを生成
する。先に説明したように、パリティビットは標準的な
方式で生成される。次に、ブロック９８では書込むべき
ｍ×ｂ個のビットと、対応するパリティビットを受信し
たターゲットメモリアドレスにより参照されるメモリデ
ータ記憶場所と、参照されたメモリデータ記憶場所に対
応するメモリパリティ記憶場所とにそれぞれ記憶する。
【００２５】書込むべきデータがｍ×ｂビット未満であ
れば、ブランチ９４ｂをたどり、ブロック１００で、ｍ
×ｂ個のビットと、対応するパリティビットをＲＡＭア
レイから検索する。ｍ×ｂ個のビットと、そのパリティ
ビットは、ｍ個のメモリアドレスにより参照されるｍ個
のメモリデータ記憶場所と、対応するメモリパリティ記
憶場所とから検索される。ｍ個のメモリアドレスは受信
したターゲットメモリアドレスから成り、ｍ個のメモリ
データ記憶場所は受信したターゲットメモリアドレスに
より参照されるメモリデータ記憶場所から成る。ブロッ
ク１０２では、検索したｍ×ｂ個のビットとそのパリテ
ィビットをパリティエラーの有無について検査する。
れば、ブランチ９４ｂをたどり、ブロック１００で、ｍ
×ｂ個のビットと、対応するパリティビットをＲＡＭア
レイから検索する。ｍ×ｂ個のビットと、そのパリティ
ビットは、ｍ個のメモリアドレスにより参照されるｍ個
のメモリデータ記憶場所と、対応するメモリパリティ記
憶場所とから検索される。ｍ個のメモリアドレスは受信
したターゲットメモリアドレスから成り、ｍ個のメモリ
データ記憶場所は受信したターゲットメモリアドレスに
より参照されるメモリデータ記憶場所から成る。ブロッ
ク１０２では、検索したｍ×ｂ個のビットとそのパリテ
ィビットをパリティエラーの有無について検査する。
【００２６】パリティエラーが検出されなければ、ブラ
ンチ１０２ａをたどり、先に説明したように、書込むべ
きｂの倍数個のビットを検索したｍ×ｂ個のビットに併
合し（ブロック１０４ａ）、ブロック１０６では、それ
らの併合したｍ×ｂ個のビットについてパリティビット
を生成する。先に説明したように、パリティビットは標
準的な方法で生成される。その後、ブロック１０８で
は、併合したｍ×ｂ個のビットと、そのパリティビット
を、先にブロック９８で併合以前のｍ×ｂ個のビットと
そのパリティビットを検索したメモリデータ記憶場所
と、対応するメモリパリティ記憶場所とにそれぞれ記憶
する。
ンチ１０２ａをたどり、先に説明したように、書込むべ
きｂの倍数個のビットを検索したｍ×ｂ個のビットに併
合し（ブロック１０４ａ）、ブロック１０６では、それ
らの併合したｍ×ｂ個のビットについてパリティビット
を生成する。先に説明したように、パリティビットは標
準的な方法で生成される。その後、ブロック１０８で
は、併合したｍ×ｂ個のビットと、そのパリティビット
を、先にブロック９８で併合以前のｍ×ｂ個のビットと
そのパリティビットを検索したメモリデータ記憶場所
と、対応するメモリパリティ記憶場所とにそれぞれ記憶
する。
【００２７】パリティエラーが検出されれば、ブランチ
１０２ｂをたどり、先に説明したように、書込むべきｂ
の倍数個のビットを検索したｍ×ｂ個のビットに併合し
（ブロック１０４ｂ）、ブロック１０８では、併合した
ｍ×ｂ個のビットについてパリティビットを生成する。
そのパリティビットは標準的な方式により生成された後
に、先に説明した通り反転される。パリティビットを生
成したならば、ブロック９８で、併合したｍ×ｂ個のビ
ットと、対応するパリティビットを、先に併合以前のｍ
×ｂ個のビットと、そのパリティビットとを検索したメ
モリデータ記憶場所と、対応するメモリパリティ記憶場
所とにそれぞれ記憶する。
１０２ｂをたどり、先に説明したように、書込むべきｂ
の倍数個のビットを検索したｍ×ｂ個のビットに併合し
（ブロック１０４ｂ）、ブロック１０８では、併合した
ｍ×ｂ個のビットについてパリティビットを生成する。
そのパリティビットは標準的な方式により生成された後
に、先に説明した通り反転される。パリティビットを生
成したならば、ブロック９８で、併合したｍ×ｂ個のビ
ットと、対応するパリティビットを、先に併合以前のｍ
×ｂ個のビットと、そのパリティビットとを検索したメ
モリデータ記憶場所と、対応するメモリパリティ記憶場
所とにそれぞれ記憶する。
【００２８】次に図４を参照すると、本発明の方法で使
用する読取りアルゴリズムの論理的な面を表わすブロッ
ク線図が示されている。まず、ブロック１１２で、ＣＰ
Ｕから複数のソースメモリアドレスを受信した後、ＲＡ
Ｍアレイからｍ×ｂ個のビットと、そのパリティビット
を検索する。ｍ×ｂ個のビットとそのパリティビットは
ｍ個のメモリアドレスにより参照されるｍ個のメモリデ
ータ記憶場所と、対応するメモリパリティ記憶場所とか
ら検索される。それらｍ個のメモリアドレスは受信した
ソースメモリアドレスから成り、ｍ個のメモリデータ記
憶場所は受信したソースメモリアドレスにより参照され
るメモリデータ記憶場所から成る。先に説明した通り、
データはＣＰＵによりｂビットの倍数を単位として操作
されており、ｂ個のビットから成る１つのビット群はＣ
ＰＵにより操作できる最小の量のデータビットであり、
また、ｍはあらかじめ定められた定数である。
用する読取りアルゴリズムの論理的な面を表わすブロッ
ク線図が示されている。まず、ブロック１１２で、ＣＰ
Ｕから複数のソースメモリアドレスを受信した後、ＲＡ
Ｍアレイからｍ×ｂ個のビットと、そのパリティビット
を検索する。ｍ×ｂ個のビットとそのパリティビットは
ｍ個のメモリアドレスにより参照されるｍ個のメモリデ
ータ記憶場所と、対応するメモリパリティ記憶場所とか
ら検索される。それらｍ個のメモリアドレスは受信した
ソースメモリアドレスから成り、ｍ個のメモリデータ記
憶場所は受信したソースメモリアドレスにより参照され
るメモリデータ記憶場所から成る。先に説明した通り、
データはＣＰＵによりｂビットの倍数を単位として操作
されており、ｂ個のビットから成る１つのビット群はＣ
ＰＵにより操作できる最小の量のデータビットであり、
また、ｍはあらかじめ定められた定数である。
【００２９】ブロック１１６では、読取るべきｂの倍数
個のビットを検索したｍ×ｂ個のビットから抽出し（ブ
ロック１１４）、ＣＰＵに戻す。ブロック１１８では、
検索したｍ×ｂ個のビットと対応するパリティビットを
パリティエラーの有無について検査する。パリティエラ
ーが検出されれば、ブロック１１９でパリティエラーを
ＣＰＵに報告する。先に説明した通り、パリティエラー
は読取るべきｂの倍数個のビットの抽出及び戻しとほぼ
同時に検査される。
個のビットを検索したｍ×ｂ個のビットから抽出し（ブ
ロック１１４）、ＣＰＵに戻す。ブロック１１８では、
検索したｍ×ｂ個のビットと対応するパリティビットを
パリティエラーの有無について検査する。パリティエラ
ーが検出されれば、ブロック１１９でパリティエラーを
ＣＰＵに報告する。先に説明した通り、パリティエラー
は読取るべきｂの倍数個のビットの抽出及び戻しとほぼ
同時に検査される。
【００３０】本発明の方法及び装置がＣＰＵとオペレー
ティングシステムには全く見えないことが理解されるで
あろう。さらに、データ保全性の劣化は最小限である。
データ値がリードバックされない場合、ユーザーはパリ
ティエラーの影響を全く受けない。パリティエラーがた
とえば、アルファヒットなどの「ソフト」エラーであれ
ば、データ値は後続する読取りの中で正しくリードバッ
クされる。パリティエラーが「ハード」エラーであれ
ば、パリティエラーは後続する読取りの中で原子レベル
保護と全く同じように再び検出される。本発明によって
検出されそうもなく思われる唯一のエラーのケースは、
複数の原子ビット群の中の複数のビットが誤っている場
合、たとえば、２つの異なるバイトからの２つの異なる
ビットの場合である。本発明の装置を３２ビットコンピ
ュータシステムを例にとって説明したが、特に本発明の
方法の説明を考慮すれば、本発明が参照した３２ビット
コンピュータシステムの例に限定されないことは当業者
には認められるであろう。本発明の方法及び装置は特許
請求の範囲の趣旨の中で変形及び変更を伴って実施でき
る。
ティングシステムには全く見えないことが理解されるで
あろう。さらに、データ保全性の劣化は最小限である。
データ値がリードバックされない場合、ユーザーはパリ
ティエラーの影響を全く受けない。パリティエラーがた
とえば、アルファヒットなどの「ソフト」エラーであれ
ば、データ値は後続する読取りの中で正しくリードバッ
クされる。パリティエラーが「ハード」エラーであれ
ば、パリティエラーは後続する読取りの中で原子レベル
保護と全く同じように再び検出される。本発明によって
検出されそうもなく思われる唯一のエラーのケースは、
複数の原子ビット群の中の複数のビットが誤っている場
合、たとえば、２つの異なるバイトからの２つの異なる
ビットの場合である。本発明の装置を３２ビットコンピ
ュータシステムを例にとって説明したが、特に本発明の
方法の説明を考慮すれば、本発明が参照した３２ビット
コンピュータシステムの例に限定されないことは当業者
には認められるであろう。本発明の方法及び装置は特許
請求の範囲の趣旨の中で変形及び変更を伴って実施でき
る。
【図１】従来の技術のランダムアクセスメモリにデータ
を記憶するための原子レベルパリティ保護を示すブロッ
ク線図。
を記憶するための原子レベルパリティ保護を示すブロッ
ク線図。
【図２】本発明の装置の好ましい実施例のハードウェア
素子の物理的な面を示すブロック線図。
素子の物理的な面を示すブロック線図。
【図３】本発明の方法で使用する書込みアルゴリズムの
論理的な面を示すブロック線図。
論理的な面を示すブロック線図。
【図４】本発明の方法で使用する読取りアルゴリズムの
論理的な面を示すブロック線図。
論理的な面を示すブロック線図。
５０ ３２ビットコンピュータシステム ５４ ＲＡＭ制御装置 ５６ ＲＡＭアレイ ５８，６０ データ経路 ６２ａ〜６２ｄ メモリデータ記憶場所 ６４ メモリパリティ記憶場所 ７０ 本発明の装置 ７２ ＣＰＵインタフェース ７４ ＲＡＭインタフェース ７６ データレジスタＡ ７８ データレジスタＢ ８０ アドレスレジスタ ８２ データ変更回路 ８４ データ抽出回路 ８６ パリティエラー検査回路 ８８ パリティビット発生回路
Claims (3)
- 【請求項１】 ランダムアクセスメモリにデータを記憶
するために非原子レベルパリティ保護を実行する方法に
おいて、 ランダムアクセスにおいて、ｂ個のビットを１群とする
第１のｎ1 個（但し、ｎ1 は少なくとも１に等しい）の
ビット群を記憶すべきｎ1 個のメモリデータ記憶場所を
指示するｎ1 個のメモリアドレスと、前記ｂ個のビット
を１群とする第１のｎ1 個のビット群とをＣＰＵから受
信する過程と；ｂ個のビットを１群とする第１のＷ個
（但し、Ｗはｎ1 より大きいあらかじめ定められた定数
である）のビット群が第１のＷ個のメモリアドレスによ
り指示される第１のＷ個の記憶場所に記憶され、前記第
１のＷ個のメモリデータ記憶場所が前記第１のｎ1 個の
メモリデータ記憶場所から成り、前記第１のＷ個のメモ
リアドレスが前記第１のｎ1 個のメモリアドレスから成
り、前記ｂ個のビットを１群とする第１のＷ個のビット
群が前記第１のＷ個の記憶場所から読取られ、前記ｂ個
のビットを１群とする第１のＷ個のビット群が、前記第
１のＷ個のメモリデータ記憶場所へライトバックされる
前に、前記ｂ個のビットを１群とする第１のｎ1 個のビ
ット群により変更されるように、前記ｂ個のビットを１
群とする前記第１のＷ個のビット群の読取り−変更−書
込みを使用して、前記ｂ個のビットを１群とする前記第
１のｎ1 個のビット群を前記第１のｎ1 個のメモリデー
タ記憶場所に記憶する過程と；第１のパリティビット
が、前記ｂ個のビットを１群とする第１のＷ個のビット
群及び第２のパリティビットについて第１のパリティエ
ラーが検出されるか否かを因数分解して生成され、前記
第２のパリティビットが前記ｂ個のビットを１群とする
第１のＷ個のビット群に対応するもので、前記ランダム
アクセスメモリの第１のメモリパリティ記憶場所から検
索され、前記第１のメモリパリティ記憶場所が前記第１
のＷ個の記憶場所に対応し、前記生成された第１のパリ
ティビットが前記第１のメモリパリティ記憶場所に記憶
され、前記第１のパリティビットの前記生成と記憶は前
記ｂ個のビットを１群とする前記第１のＷ個のビット群
の前記読取り−変更−書込みとほぼ同時に実行されるよ
うに、前記ｂ個のビットを１群とする変更後の第１のＷ
個のビット群に基づいて前記第１のパリティビットを生
成し且つ記憶する過程とから成る方法。 - 【請求項２】 ランダムアクセスメモリにデータを記憶
するために非原子レベルパリティ保護を実行する装置に
おいて、 ＣＰＵに結合し、ランダムアクセスメモリにおいて、ｂ
個のビットを１群とする第１のｎ1個（但し、ｎ1は少な
くとも１に等しい）のビット群を記憶すべきｎ1 個のメ
モリデータ記憶場所を指示するｎ1 個のメモリアドレス
と、前記ｂ個のビットを１群とする前記第１のｎ1 個の
ビット群とを入力として前記ＣＰＵから受信し、受信し
た前記ｎ1 個のメモリアドレスと、前記ｂ個のビットを
１群とする前記第１のｎ1 個のビット群とを出力する第
１の受信手段と；ｂ個のビットを１群とする第１のＷ個
（但し、Ｗはｎ1 より大きいあらかじめ定められた定数
である）のビット群が、第１のＷ個のメモリアドレスに
より指示される前記ランダムアクセスメモリの第１のＷ
個のメモリデータ記憶場所に記憶され、前記第１のＷ個
のメモリデータ記憶場所が前記第１のｎ1 個のメモリデ
ータ記憶場所から成り、前記第１のＷ個のメモリアドレ
スが前記第１のｎ1 個のメモリアドレスから成り、前記
ｂ個のビットを１群とする第１のＷ個のビット群が前記
第１のＷ個の記憶場所から読取られ、前記ｂ個のビット
を１群とする第１のＷ個のビット群が、前記第１のＷ個
のメモリデータ記憶場所にライトバックされる前に、前
記ｂ個のビットを１群とする第１のｎ1 個のビット群に
より変更されるように、前記第１の受信手段及び前記ラ
ンダムアクセスメモリに結合し、前記ｂ個のビットを１
群とする前記第１のＷ個のビット群の読取り−変更−書
込みを使用して、前記ｂ個のビットを１群とする前記第
１のｎ1 個のビット群を前記第１のｎ1 個のメモリデー
タ記憶する第１のデータ記憶手段と；前記第１のデータ
記憶手段及び前記ランダムアクセスメモリに結合し、第
１のパリティビットが前記ｂ個のビットを１群とする第
１のＷ個のビット群及び第２のパリティビットについて
第１のパリティエラーが検出されるか否かを因数分解し
て生成され、前記第２のパリティビットが前記ｂ個のビ
ットを１群とする第１のＷ個のビット群に対応するもの
で、前記ランダムアクセスメモリの第１のメモリパリテ
ィ記憶場所から検索され、前記第１のメモリパリティ記
憶場所が前記第１のＷ個の記憶場所に対応し、前記第１
のパリティビットが前記第１のメモリパリティ記憶場所
に記憶され、前記第１のパリティビットの前記生成と記
憶が、前記ｂ個のビットを１群とする第１のＷ個のビッ
ト群の前記読取り−変更−書込みとほぼ同時に実行され
るように、前記ｂ個のビットを１群とする変更後の第１
のＷ個のビット群に基づいて前記第１のパリティビット
を生成し且つ記憶する第１のパリティビット生成記憶手
段とを具備する装置。 - 【請求項３】 データを記憶するために非原子レベルパ
リティ保護を採用するランダムアクセスメモリサブシス
テムにおいて、 ａ）ｂ個のビットを１群とする第１のｎ1 個のビット群
は、ｂ個のビットを１群とする第１のＷ個（但し、Ｗは
ｎ1 より大きいあらかじめ定められた定数である）のビ
ット群の読取り−変更−書込みによって第１のｎ1 個の
メモリデータ記憶場所に記憶されるのであるが、前記ｂ
個のビットを１群とする第１のＷ個のビット群が第１の
Ｗ個のメモリアドレスにより指示される第１のＷ個のメ
モリデータ記憶場所に記憶され、前記第１のＷ個のメモ
リデータ記憶場所が前記第１のｎ1 個のメモリデータ記
憶場所から成り、前記第１のＷ個のメモリアドレスが前
記第１のｎ1 個のメモリアドレスから成り、前記ｂ個の
ビットを１群とする第１のＷ個のビット群が前記制御装
置手段により前記第１のＷ個のメモリデータ記憶場所か
ら読取られ、前記ｂ個のビットを１群とする第１のＷ個
のビット群が、前記第１のＷ個のメモリデータ記憶場所
にライトバックされる前に、前記ｂ個のビットを１群と
する第１のｎ1 個のビット群によって変更され、 第１のパリティビットが、前記ｂ個のビットを１群とす
る変更後の第１のＷ個のビット群に基づいて、生成さ
れ、前記あらかじめ定められたＷがｎ1 より大きく、前
記第１のパリティビットが、前記ｂ個のビットを１群と
する第１のＷ個のビット群及び第２のパリティビットに
ついて第１のパリティエラーが検出されているか否かを
因数分解して生成され、前記第２のパリティビットが、
前記ｂ個のビットを１群とする第１のＷ個ビット群に対
応するもので、第１のメモリパリティ記憶場所から検索
され、前記第１のメモリパリティ記憶場所が前記第１の
Ｗ個の記憶場所に対応し、前記第１のパリティビットの
前記生成と記憶は、前記ｂ個のビットを１群とする第１
のＷ個のビット群の前記読取り−変更−書込みとほぼ同
時に実行されるように、 ＣＰＵに結合し、前記ＣＰＵから前記ｎ1 個のメモリア
ドレスと、前記ｂ個のビットを１群とする前記第１のｎ
1 個のビット群とを受信し、前記ｂ個のビットを１群と
する前記第１のｎ1 個のビット群を前記ｎ1 個のメモリ
アドレスにより指示される前記第１のｎ1 個のメモリデ
ータ記憶場所に記憶すると共に、前記第１のパリティビ
ットを前記第１のメモリパリティ記憶場所に記憶する制
御装置手段と； ｂ）前記ｎ1 個のメモリデータ記憶場所と、前記第１の
メモリパリティ記憶場所とを含めた前記第１のＷ個の記
憶場所を含むように、前記制御装置手段に結合し、前記
ｂ個のビットを１群とする第１のｎ1 個のビット群と、
前記第１及び第２のパリティビットとを含めた前記ｂ個
のビットを１群とする第１のＷ個のビット群を記憶する
ランダムアクセスメモリアレイ手段とを具備するランダ
ムアクセスメモリサブシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/723,204 US5325375A (en) | 1991-06-28 | 1991-06-28 | Method and apparatus for non-atomic level parity protection for storing data in a random access memory |
| US723204 | 1991-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236326A true JPH06236326A (ja) | 1994-08-23 |
| JP3461006B2 JP3461006B2 (ja) | 2003-10-27 |
Family
ID=24905287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19278492A Expired - Fee Related JP3461006B2 (ja) | 1991-06-28 | 1992-06-29 | ランダムアクセスメモリにデータを記憶するために非原子レベルパリティ保護を実行する方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5325375A (ja) |
| EP (1) | EP0520691A1 (ja) |
| JP (1) | JP3461006B2 (ja) |
| KR (1) | KR0159533B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469566A (en) * | 1992-03-12 | 1995-11-21 | Emc Corporation | Flexible parity generation circuit for intermittently generating a parity for a plurality of data channels in a redundant array of storage units |
| US5430742A (en) * | 1992-10-14 | 1995-07-04 | Ast Research, Inc. | Memory controller with ECC and data streaming control |
| GB2289779B (en) * | 1994-05-24 | 1999-04-28 | Intel Corp | Method and apparatus for automatically scrubbing ECC errors in memory via hardware |
| US5987628A (en) * | 1997-11-26 | 1999-11-16 | Intel Corporation | Method and apparatus for automatically correcting errors detected in a memory subsystem |
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