KR930001067A - 랜덤 엑세스 메모리 내에 데이타를 기억시키기 위한 소형 레벨의 패리티 보호용 방법 및 장치 - Google Patents

랜덤 엑세스 메모리 내에 데이타를 기억시키기 위한 소형 레벨의 패리티 보호용 방법 및 장치 Download PDF

Info

Publication number
KR930001067A
KR930001067A KR1019920011446A KR920011446A KR930001067A KR 930001067 A KR930001067 A KR 930001067A KR 1019920011446 A KR1019920011446 A KR 1019920011446A KR 920011446 A KR920011446 A KR 920011446A KR 930001067 A KR930001067 A KR 930001067A
Authority
KR
South Korea
Prior art keywords
parity
bit
memory
bit group
group
Prior art date
Application number
KR1019920011446A
Other languages
English (en)
Other versions
KR0159533B1 (ko
Inventor
이. 웨스트버그 토머스
Original Assignee
마이클 에이치. 모리스
선 마이크로시스템즈 인코오퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이클 에이치. 모리스, 선 마이크로시스템즈 인코오퍼레이티드 filed Critical 마이클 에이치. 모리스
Publication of KR930001067A publication Critical patent/KR930001067A/ko
Application granted granted Critical
Publication of KR0159533B1 publication Critical patent/KR0159533B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/1056—Updating check bits on partial write, i.e. read/modify/write
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

내용 없음

Description

랜덤 엑세스 메모리 내에 데이타를 기억시키기 위한 소형 레벨의 패리티 보호용 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본발명의 양호한 실시예인 장치중 하드웨어 소자의 외형을 나타내는 블럭도,
제3도는 본발명의 방법에 의해서 사용된 기록 알고리즘의 논리도를 나타내는 블럭도,
제4도는 본발명의 방법에 이해 사용된 판독 알고리즘의 논리도를 나타내는 블럭도.

Claims (32)

  1. 랜덤 억세스 메모리내에 데이타를 기억시키기 위해 비-소형레벨의 패리티보호를 제공하는 방법에 있어서, 상기 방법이, CPU로 부터 n1개의 메모리 어드레스와 제 1의 n1 b 비트 그룹을 수신하는 단계-여기에서, n1은 최소한 1과 동일하며, n1개의 메모리 어드레스는 상기 제 1의 n1 b비트 그룹이 기억될 랜덤 엑세스 메모리 중의 n1개 메모리 데이타 위치를 지시한다-와;제 1의 w b비트 그룹의 판독-수정-기록을 사용하여 상기 제 1의 n1비트 그룹을 상기 제1의 n1 메모리 데이타 위치내로 기억시키는 단계-여기에서, w는 선정된 상수로 n1보다 크며, 상기 제 1의 w b비트 그룹은 제1의 w메모리 어드레스에 의해 지시된 제 1의 w메모리 위치내에 기억되며, 상기 제 1의 w메모리 데이타 위치는 상기 제 1의 n1메모리 데이타 위치로 이루어지며, 상기 제 1의 w메모리 어드레스는 상기 제 1의 메모리 어드레스로 이루어지며, 상기 제 1의 w b비트 그룹은 상기 제 1의 w 메모리 위치로부터 판독되며, 상기 제1의 wb 비트 그룹은 상기 제 1의 w메모리 데이타 위치내로 다시 기록되기 전에 상기 제1의 m1 b비트 그룹에 의해 수정된다. -와;상기 수정된 제1의 w b비트 그룹을 기초로 제 1 패리티 비트를 발생, 기억시키는 단계-여기에서, 상기 제1패리티 비트는 제 1패리티 에러가 상기 제 1 w b비트 그룹과 이에 대응하는 제2 패리티 비트에 의해 검출되었는가에 따라 발생되어, 상기 랜덤 엑세스 메모리의 제 1메모리 패리티 위치로부터 검색되는데, 상기 제1 메모리 패리티 위치는 상기 제 1 w 메모리 위치에 대응하고, 상기 발생된 제 1 패리티 비트는 상기 제 1 메모리 패리티 위치내로 기억되며, 상기 제 1 패리티 비트의 발생 및 기억은 상기 제 1 w b 비트 그룹의 판독-수정-기록과 동시에 수행된다-로 이루어진 비소형레벨의 보호 제공방법.
  2. 제1항에 있어서, 상기 제 1의 n1 b 비트 그룹을 상기 제 1의 n1 메모리 데이타 위치내로 기억시키는 단계-여기에서, n1은 상기 선정된 w와 동일하다-와, 상기 제 1의 n1 b 비트 그룹을 기초로 상기 제 1패리티 비트를 발생, 기억시키는 단계-여기에서, 상기 발생된 제1 패리티 비트는 상기 제 1 메모리 패리티 위치내에 기억되며, 상기 제 1패리티 비트의 발생 및 기억이 상기 제 1의 n1 b 비트 그룹의 기억과 동시에 수행된다-를 더 구비하는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  3. 제 2항에 있어서, 상기 CPU로 부터 n2 메모리 어드레스를 수신하는 단계-여기에서, n2는 최소한 1과 동일하며, 상기 n2 메모리 어드레스는 n2 b 비트 그룹이 검색되는 상기 랜덤 엑세스 메모리중 n2 메모리 데이타위치를 나타낸다-와; 제 2 w 메모리 어드레스에 의해 지시된 상기 랜덤 엑세스 메모리중 제 2 w 메모리 위치로 부터 제 2 w b비트 그룹을 검색하는 단계-여기에서, w는 n2 보다 작지 않으며, 상기 제 2 w b 비트 그룹은 상기 n2 b 비트 그룹으로 이루어지며, 상기 제 2 w 메모리 위치는 상기 n2 메모리 데이타 위치로 이루어지며, 상기 제 2 w 메모리 어드레스는 상기 n2 메모리 어드레스로 이루어진다-와; 상기 검색된 제 2 w b비트 그룹으로부터 상기 n2 b 비트 그룹을 추출하여 상기 추출된 n2 b 비트 그룹을 상기 CPU로 복귀시키는 단계와; 상기 랜덤 엑세스 메모리의 제 2메모리 패리티 위치내에 기억될 제 3패리티 비트를 검색하는 단계-여기에서, 제 3패리티 비트는 상기 제 2w b 비트 그룹에 대응하며, 상기 제 2메모리 패리티 위치는 상기 제 2 w 메모리 데이타 위치에 대응하며, 상기 제 3패리티 비트는 상기 제 2 w b 비트 그룹의 검색과 동시에 검색된다-와; 상기 검색된 제 2 w b비트 그룹과 상기 검색된 제 3패리티 비트를 제 2패리티 에러에 대해 검사하고, 상기 제 2패리티 에러가 검출된 경우, 상기 제 2패리티 에러를 상기 CPU에 알리는 단계-여기에서, 상기 제 2패리티 에러는 n2 b비트 그룹의 추출 및 복귀와 동시에 검사되어 보고된다-를 더 구비하는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  4. 제3항에 있어서, 메모리 어드레스와 데이타 비트를 수신하는 단계, 데이타 비트를 기억하는 단계 및 대응패리티 비트를 방생, 기억시키는 단계, 데이타 비트를 검색하는 단계, 데이타 비트의 추출, 검색단계, 대응 데이타 비트의 검색단계 및 패리티 에러의 검사 및 보고 단계가 비동기적으로 이루어지는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  5. 제 4항에 있어서, 상기 제 1의 w b 비트 그룹과 상기 제 2패리티 비트, 상기 수정된 제 1의 w b 비트 그룹과 상기 제 1패리티 비트 및 상기 제 2 w b비트 그릅과 상기 제 3패리티 비트가, w+1보다 크지않은 데이타 통로폭을 갖는 랜덤 엑세스 메모리 데이타 통로를 통해 상기 램덤 엑세스 메모리로 부터 판독되고 랜덤 엑세스 메모리내에 기억되는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  6. 제 5항에 있어서, 상기 w가 32와 동일하며, b는 8과 동일하며, 상기 n1과 n2는 1,2,4 그리고 8로 이루어진 다수의 값중 두개와 동일한 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  7. 제 4항에 있어서, 상기 제 1, 제2 w 메모리 데이타 위치가 초기 제 1, 제2 w b비트 그룹으로 초기화되며, 상기 제 1, 제 2메모리 패리티 위치가 초기 제 1, 제 2 w b비트 그룹을 기초로 제 1, 제 2 초기 패리티 비트로 초기화되는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  8. 제 7항에 있어서, 제 1의 w b비트 그룹의 판독-수정-기록에 따라 상기 제 1의 n1 b 비트 그룹을 상기 제 1의 n1 메모리 데이타 위치내로 기억시키는 단계가, 상기 제 1의 w b 비트 그룹을 검색하는 단계와; 상기 검색된 제 1의 w b 비트 그룹중 제 2n1b 비트 그룹을 상기 제 1의 b비트 그룹으로 대치시키는 단계-여기에서, 상기 제 2의 n1 b 비트 그룹은 상기 제 1 n1 메모리 데이타 위치로 부터 검색된다-와;상기 수정된 제 1의 w b비트 그룹을 상기 제 1의 w메모리 위치내에 기억시키는 단계로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  9. 제 8항에 있어서, 상기 수정된 제 1의 w b비트 그룹을 기초로 제 1패리티 비트를 발생, 기억시키기 위한 단계가, 상기 제 2패리티 비트를 검색하는 단계-여기에서, 제 2패리티 비트가 상기 제 1의 w b 비트 그룹과 함께 검색된다-와;상기 검색된 제 1의 w b 비트 그룹과 상기 검색된 제2패리티 비트를 상기 제 1패리티 에러에 대해 검사하는 단계-여기에서, 제 1패리티 에러가 상기 제 1의 w b 비트 그룹의 수정과 동시에 검사된다-와; 상기 수정된 제 1의 w×b 비트를 기초로 표준방법에 따라 상기 제 1패리티 비트에 대한 패리티 세팅(setting)을 발생시키고, 상기 제 1패리티 에러가 검출된 경우, 상기 제 1패리티 비트에 대한 상기 발생된 패리티 세팅을 반전시키는 단계-여기에서, 제 1패리티 비트는 상기 제 1의 w b 비트 그룹의 수정후 즉시 발생된다-과; 상기 제1 패리티 비트를 기억시키는 단계-여기에서, 상기 제1 패리티 비트는 상기 수정된 제1의 w b 비트 그룹과 함께 기억된다-로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공방법.
  10. 랜덤 엑세스 메모리내에 데이타를 기억시키기 위해 비-소형 레벨의 패리티 보호를 제공하는 장치에 있어서, CPU에 결합되어 상기 CPU로 부터 n1 메모리 어드레스와 제1의 n1 b비트 그룹을 입력으로 수신하고, 수신된 상기 n1 메모리 어드레스와 상기 제 1의 n1 b로 비트 그룹을 출력시키는 제1수신수단-여기에서, n1은 적어도 1과 동잃며, 상기 n1 메모리 어드레스는 상기 제1의 n1 b비트 그룹이 기억될 랜덤 엑세스 메모리의 n1 메모리 데이타 위치를 지시한다-과;상기 제 1수단과 상기 랜덤 엑세스 메모리에 결합되어 제 1의 w b 비트 그룹의 판독-수정-기록을 사용하여 상기 제 1의 n1 b 비트 그룹을 상기 제 1의 n1 메모리 데이타 위치내로 기억시키는 제 1데이타 기억수단-여기에서, w는 선정된 상수로 n1보다 크며, 상기 제 1의 w b 비트 그룹은 제 1 w메모리 어드레스에 의해 지시된 상기 랜덤 엑세스 메모리의 제 1 w메모리 데이타 위치내에 기억되며, 상기 제 1의 w메모리 데이타 위치는 상기 제 1의 n1 메모리 데이타 위치로 이루어지며, 상기 제 1의 w 메모리 어드레스는 상기 제 1의 n1메모리 어드레스로 이루어지며, 상기 제 1 w b 비트 그룹은 상기 제 1w 메모리 위치로 부터 판독되며, 상기 제 1의 w b 비트 그룹은 상기 제 1 w 메모리 데이타 위치내에 다시 기록되기 전에 상기 제 1의 n1 b 비트 그룹에 의해 수정된다-과; 상기 제 1데이타 기억수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 수정된 제 1 w b비트 그룹을 기초로 제 1패리티 비트를 발생하여 기억시키는 제 1패리티 비트 발생 및 기억수단-여기에서, 제 1패리티 비트는 상기 제 1의 w b 비트 그룹과 이에 대응하는 제 2패리티 비트에 대해 제 1패리티 에러가 검출되었는가에 따라 발생되여, 상기 랜덤 엑세스 메모리의 제 1메모리 패리티 위치로 부터 검색되며, 상기 제 1패리티 비트는 상기 제 1 메모리 패리티 위치내에 기억되며, 상기 제 1패리티 비트의 발생 및 기억 동작이 실제적으로 상기 제 1의 w b 비트 그룹의 상기 판독-수정-기록과 동시에 수행된다-으로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  11. 제10항에 있어서, 상기 제1수신 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 제 1 n1 메모리 데이타 위치내에 상기 제1의 n1 b 비트 그룹을 기억시키는 제 2데이타 기억수단-여기에서, n1은 선정된 w와 동일하다-과; 상기 제 2데이타 기억수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 제 1의 n1 b비트 그룹을 기초로 상기 제 1패리티 비트를 발생시키고 기억시키는 제 2패리티 비트 발생 및 기억수단-여기에서, 제 1패리티 비트가 상기 제 1메모리 패리티 위치내에 기억되며, 상기 제 1패리티 비트의 발생 및 기억동작은 상기 제 1의 n1 b 비트 그룹의 기억동작과 동시에 수행된다-을 더 구비하는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  12. 제11항에 있어서, 상기 CPU에 결합되어 상기 CPU로 부터 n2 메모리 어드레스를 수신하고, 수신된 상기 n2 메모리 어드레스를 출력시키는 제 2수신수단-여기에서, n2 메모리 어드레스는 n2 b비트 그룹이 검색될 상기 랜덤 엑세스 메모리의 n2 메모리 데이타 위치를 지시한다-과; 상기 제2수신 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 랜덤 엑세스 메모리로 부터 제 2 w b비트 그룹과 제 3패리티 비트를 검색하는 데이타 및 패리티 비트 검색수단-여기에서 W는 n2 보다 작지 않으며, 상기 제 2 w b비트 그룹은 상기 n2 b 비트 그룹으로 이루어지며, 상기 제2 w b 비트 그룹은 제 2 w 메모리 어드레스에 의해 지시되는 상기 랜덤 엑세스 메모리의 제 2그룹의 w 메모리의 데이타 위치에 기억되며, 상기 제 2 w 메모리 위치는 상기 n2 메모리 데이타 위치로 이루어지며, 상기 제 2 w 메모리 어드레스는 상기 n2 메모리 어드레스로 이루어지며, 상기 제 3패리티 비트는 상기 제 2 w b비트 그룹에 대응되며 상기 램덤 엑세스 메로리의 제 2메모리 패리티 위치로 부터 검색되며, 상기 제 2메모리 패리티 위치는 상기 제 2 w 메모리 데이타 위치에 대응된다-과; 상기 데이타 및 패리티 비트 검색수단과 상기 CPU에 결합되어 상기 검색된 제 2 w b비트 그룹으로 부터 상기 n2 b 비트 그룹을 추출하고 상기 추출된 n2 b비트 그룹을 상기 CPU로 복귀시키는 수단과; 상기 데이타 및 패리티 비트 검색수단과 상기 CPU에 결합되어 상기 검색된 제 2 w b비트 그룹과 상기 검색된 제 3패리티 비트를 제2패리티 에러에 대해 검사하고, 상기 제 2패리티 에러가 검출된 경우에, 상기 제 2패리티 에러를 상기 CPU에 보고하는 제 1패리티 에러검사수단-여기에서, 상기 제 2패리티 에러가 상기 추출된 n2 b비트 그룹의 추출 및 복귀동작과 동시에 검사되고 보고된다-등을 더 구비하는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  13. 제12항에 있어서, 상기 제 1 및 제 2수신수단이 동일수단이며, 상기 n1 메모리 어드레스와 상기 제 1의 b비트 그룹 및 상기 n2 메모리 어스레스가 비동기적으로 수신되는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  14. 제13항에 있어서, 상기 랜덤 엑세스 메모리가 상기 제 1의 w b 비트 그룹과 상기 제 2패리티 비트, 상기 수정된 제 1 w b비트 그룹과 상기 제 1패리티 비트 그리고 상기 제 2 w b비트 그룹과 상기 제 3패리티 비트를 판독하고 기억시키기 위한 랜덤 엑세스 메모리 데이타 통로로 이루어지며, 상기 랜덤 엑세스 메모리 데이타 통로가 w+1이하의 데이타 통로 폭을 갖는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  15. 제14항에 있어서, 상기 w는 32와 동일하며, 상기 b는 8, 상기 n1 및 n2는 1,2,4 및 8의 값으로 이루어진 다수의 값중 두개와 동일한 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  16. 제13항에 있어서, 상기 장치가 상기 제 1 및 제 2 w 메모리 데이타 위치를 제 1 및 제 2 초기 w b 비트 그룹으로, 상기 제 1 및 2메모리 패리티 위치를 상기 제 1 및 제 2 초기 w b 비트 그룹을 기초로 제 1 및 제 2초기 패리티 비트로 초기화 시키는 초기화 수단을 더 구비하는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  17. 제16항에 있어서, 상기 제 1데이타 기억수단이, 상기 제 1수신수단에 결합되어 상기 제 1의 n1 b비트 그룹을 기억시키는 제 1데이타 레지스터 수단; 상기 제 1수신수단에 결합되어 상기 n1 메모리 어드레스를 기억시키는 제 1어드레스 레지스터 수단; 상기 제 1어드레스 레지스터 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 제 1의 w b 비트 그룹을 검색하여 출력시키는 제 1데이타 판독수단; 상기 제 1데이타 판독수단에 결합되어 상기 검색된 제 1의 w b 비트 그룹과 상기 수정된 제 1 w b 비트 그룹을 기억시키는 제 2데이타 레지스터 수단; 상기 제 1데이타 레지스터 수단, 상기 어드레스 레지스터 수단 및 상기 제 2데이타 레지스터 수단에 결합되어 상기 검색된 제 1 w b 비트 그룹중 제 2n1 b 비트 그룹을 상기 제 1 n1 b 비트 그룹으로 대치시키는 수단-여기에서, 상기 제 2n1 b 비트 그룹은 상기 제 1 n1 메모리 데이타 위치로 부터 검색된다-과상기 제 1 어드레스 레이즈터 수단, 상기 제 2데이타 레지스터 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 수정된 제 1 w b비트 그룹을 다시 기억시키는 제 1데이타 기록수단으로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  18. 제17항에 있어서, 상기 제 1발생 및 기억수단이, 상기 제 1어드레스 레지스터 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 제 2패리티 비트를 검색하고 출력시키는 제 1패리티 비트 판독수단-여기에서, 제2패리티 비트가 상기 제 1 w b비트 그룹의 검색과 함께 검색된다-과; 상기 제 1패리티 비트 판독수단에 결합되어 상기 제 2 및 제 1패리티 비트를 기억시키는 제 1패리티 비트 레지스터 수단과; 상기 제 2데이타 레지스터 수단과 상기 제 1패리티 비트 레지스터 수단에 결합되어 상기 검색던 제 1 w b비트 그룹과 상기 검색된 제 2패리티 비트를 상기 제 1패리티 에러에 대해 검사하는 제 2패리티 에러검사수단-여기에서 상기 제 1 패리티 에러가 상기 제 1 w b비트 그룹과 동시에 검사된다-과; 상기 제 2데이타 레지스터 수단, 상기 제 1패리트 비트 레지스터수단 및 상기 제 2패리티 에러검사수단에 결합되어 상기 제 1패리티 비트용 패리티 세팅을 발생시키며, 상기 제 1패리티 에러가 검촐된 경우에, 상기 제 1패리티 비트에 대해 상기 발생된 패리티 세팅을 반전시키는 제 1발생수단-여기에서, 상기 패리티 세팅이 상기수정된 제 1 w×b비트를 기초로 표준방법에 따라 생성되며, 상기 제 1패리티 비트가 상기 제 1 w b비트 그룹의 수정직후에 생성된다-및 상기 제 1어드레스 레지수트 수단, 상기 제 1패리티 레지스터수단 및 상기 랜덤 액세스 메로리에 결합되어 상기 제 1패리티 비트를 상기 제 1메모리 패리티 위치내에기억시키는 제 1패리티 비트 기록수단- 상기 제 1패리티 비트는 는 실제적으로 상기 수정된 w b 비트 그룹과 동시에 기억된다-등을 이루어진 것을 특징으로 하는 비소형 페베르이 패리티 보호 제공장치.
  19. 제18항에 있어서, 상기 제 2 데이타 기억수단이 상기 제 1어드레스 레지스터 수단에 결합된 제 2데이타 기록수단, 상기 제 1데이타 레지스터 수단 및 상기 제 1 n1 b 비트 그룹을 상기 n1메모리 데이타 위치내에 기억시키기 위한 상기 랜덤 엑세스 메모리로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  20. 제19항에 있어서, 상기 제 2발생 및 기억수단이, 상기 제 1데이타 레지스터 수단과 상기 제 1패리티 비트 레지스터 수단에 결합되어 상기 제 1 n1 b 비트 그룹을 기초로 하는 상기 제 1패리티 비트에 대한 패리티 세팅을 표준방법에 따라 발생시키는 제 2발생수단-여기에서, 상기 제 1패리티 비트는 실제적으로 상기 제1 n1 b비트의 기억과 동시에 발생된다-과; 상기 제 1패리티 레지스터 수단에 결합되어 상기 제 1패리티 비트를 상기 제1 메모리 패리티 위치내로 기억시키는 제 2패리티 비트 기록수단- 여기에서, 상기 제 1패리티 비트는 상기 제 1 n1 b비트 그룹과 함께 기억된다-등으로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  21. 제20항에 있어서, 상기 데이타 및 패리티 비트 검색수단이, 상기 제 2검색수단에 결합되어 상기 n2 b 비트 그룹을 기억시키기 위한 제 2어드레스 레지스터 수단; 상기 제 2어드레스 레지스터 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 제 2 w b비트 그룹을 검색하여 출력시키기 위한 제 2 데이타 판독수단; 상기 제2 데이타 판독수단에 결합되어 상기 검색된 제 2 w b 비트 그룹을 기억시키기 위한 제 3데이타 레지스터 수단; 상기 제 2어드레스 레지스터 수단과 상기 랜덤 엑세스 메모리에 결합되어 상기 제 3패리티 비트를 검색하고 출력시키기 위한 제 2패리티 비트 판독수단-여기에서, 제 3패리티 비트는 실제적으로 상기 제 2 w b 비트 그룹의 검색과 동시에 검색된다-과;상기 제 2패리티 비트 판독수단에 결합되어 상기 검색된 제 3패리티 비트를 기억시키는 제 2패리티 레지스터 수단 등으로 이루어지며, 상기 제 1패리티 에러검사수단이 상기 제 3데이타 레지스터 수단과 상기 제 2패리티 레지스터 수단에 결합되는 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  22. 제21항에 있어서, 상기 데이타 추출 및 복귀수단이, 상기 제 3데이타 레지스터 수단에 결합되어 상기 검색된 제 2 w b비트 그룹으로 부터 상기 n2 b 비트 그룹을 추출하고 출력시키는 수단; 상기 추출수단에 결합되어 상기 추출된 n2 b 비트 그룹을 기억시키는 제 4레지스터 수단; 상기 제4레지스터 수단과 상기 CPU에 결합되어 상기 추출된 n2 b 비트 그룹을 상기 CPU로 복귀시키는 수단으로 이루어진 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  23. 제22항에 있어서, 상기 제 1 및 제 2어드레스 레지스터 수단이 동일한 어드레스 레지스터 수단이며, 상기제 1 및 제 4데이타 레지스터 수단이 동일한 데이타 레지스터 수단이며, 상기 제 2 및 제 3데이타 레지스터 수단과상기 제 1 및 제 2패리티 레지스터 수단이 동일한 데이타 및 패리티 비트 레지스터 수단이며, 상기 제 1 및 제 2데이타 판독수단, 상기 제 1 및 제 2데이타 기록수단, 상기 제 1 및 제 2패리티 비트 판독수단과 상기 제 1 및 제 2패리티 비트 기록수단이 동일한 판독 및 기록수단이며, 상기 제 1 및 제 2패리티 에러검사수단이 동일한 패리티 에러감사수단이며; 상기 제 1 및 제 2패리티 비트발생수단이 동일한 패리티 비트발생 수단이며, 상기 복귀수단 및 상기 제 2수신수단이 동일한 수단인 것을 특징으로 하는 비소형 레벨의 패리티 보호 제공장치.
  24. 데이타를 기억시키기 위해 비-소형레벨의 패리티 보호를 사용하는 랜덤 엑세스 메모리 보조시스템에 있어서, (a) CPU에 결합되어 상기 CPU로 부터 n1메모리 어드레스와 제 1 n1 b 비트 그룹을 수신하고, 제 1 n1 b 비트그룹을 상기 n1 메모리 어드레스에 의해 지시된 상기 제 1 n1 메모리 데이타 위치내에 기억시키고 제 1패리티 비트를 제 1메모리 패리티 위치내에 기억시키는 제어기 수단-여기에서, n1은 최소한 1과 동일하며, 상기 제 1n1 b비트 그룹은 제 1 w b비트 그룹의 판독-수정-기록과 함께 상기 제어기 수단에 의해 제 1 n1 메모리 데이타 위치내에 기억되는데, 여기에서, w는 n1 보다 크며, w는 선정된 상수이고, 상기 제 1 w b비트 그룹은 제 1 w 메모리 어드레스에 의해 지시되는 제 1 w 메모리 데이타 위치내에 기억되며, 상기 제 1 w 메모리 데이타 위치는 상기 제 1 n1 메모리 데이타 위치로 이루어지며, 상기 제 1 w 메모리 어드레스는 상기 제 n1 메모리 어드레스로 이루어지며, 상기 제 1 w b비트 그룹은 상기 제어기 수단에 의해 상기 제 1 w 메모리 데이타 위치로 부터 판독되며, 상기 제 1 w b비트 그룹은 상기 제어기 수단에 의해 상기 제 1 w 메모리 데이타 위치내로 다시 기록되기 전에 상기 제 1 n1 b 비트 그룹가 함께 수정되며, 상기 제 1패리티 비트는 상기 수정된 제 1 w b비트 그룹을 기초로 하여 상기 제어기 수단에 의해 발생되는데, 여기에서, 상기 선정된 w는 n1 보다 크며, 상기 제 1패리티 비트는 상기 제 1 w b 비트 그룹과 이에 대응하는 상기 제 2패리티 비트에 대해 제 1패리티 에러가 검촐되는가에 따라 발생되어 상기 제 1w 메모리 위치에 대응하는 제 1메모리 패리티 위치로 부터 검색되며, 상기 제1패리티 비트의 발생 및 기억 동작은 실제적으로 상기 제 1 w b 비트 그룹의 판독-수정-기록과 함께 제어기 수단에 의해 동시에 수행된다-과; (b) 상기 제어가 수단에 결합되어 상기 제 1 n1 b비트 그룹을 포함하는 상기 제 1 w b 비트 그룹과 상기 제 1 및 제 2 패리티 비트를 기억시키는 랜덤 엑세스 메모리 배열수단-여기에서, 상기 랜덤 엑세스 메모리 배열 수단은 상기 n1 메모리 데이타 위치를 포함하는 상기 제 1 w, 메모리 위치와 상기 제 1메모리 패리티 위치로 이루어진다-으로 이루어진 랜덤 엑세스 메모리 보조시스템.
  25. 제24항에 있어서, 상기 n1은 선정된 w와 동일하며, 상기 제어기 수단은 상기 1 n1 b 비트 그룹을 직접 상기 제 1 n1 메모리 데이타 위치에 기억시키며, 상기 제어기 수단은 상기 제 1 n1 b 비트 그룹을 기초로 하여 상기 제 1 패리티 비트를 발생시키고 기억시키며, 상기 발생된 제 1패리티 비트는 상기 제 1메모리 패리티 위치내에 기억되며, 상기 제 1패리티 비트의 발생 및 기억동작은 실제적으로 상기 제 1 n1 b 비트 그룹의 기억동작과 동시에 수행되는 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  26. 제25항에 있어서, (a) 상기 제어기 수단이 상기 CPU로 부터 n2 메모리 어드레스를 수신하여 n2 b 비트 그룹을 상기 CPU로 복귀시키며, 제 2패리티 에러가 검출된 경우에, 상기 제 2패리티 에러를 상기 CPU로 보고하며, 여기에서 n2는 최소한 1과 동일하며, 상기 n2 메모리 어드레스는 상기 n2 b 비트 그룹이 검색되어 상기 CPU로 복귀될 n2 메모리 데이타 위치를 지시하며, 상기 n2 b 비트 그룹은 상기 제어기 수단에 의해 제 2 w b비트 그룹으로 부터 추출되는데, 여기에서, w는 적어도 n2이며, 상기 제 2 w b비트 그룹은 상기 n2 b 비트 그룹으로 이루어지며, 상기 제 2 w b 비트 그룹은 상기 제어기 수단에 의해 제 2 w 메모리 어드레스에 의해 지시된 제 2그룹의 w메모리 데이타 위치로부터 검색되며, 상기 제 2 w 메모리 위치는 상기 n2 메모리 데이타 위치로 이루어지며, 상기 제 2 w 메모리 어드레스는 상기 제 2메모리 어드레스로 이루어지며, 상기 제 2 w b 비트 그룹은 상기 제어기 수단에 의해 상기 제 2 w b 비트 그룹에 대응하는 제 3패리티 비트와 함께 검색되며, 상기 제어기 수단에 의해 상기 제 2 w 메모리 데이타 위치에 대응하는 제 2메모리 패리티 위치로 부터 검색되며, 상기 검색된 제 2 w b 비트 그룹과 상기 검색된 제 3패리티 비트는 상기 제어기 수단에 의해 상기 제 2패리티 에러에 대해 검사되며, 상기 제 2패리티 에러가 검출된 경우에, 상기 제 2패리티 에러는 상기 제어기 수단에 의해 상기 CPU로 보고되며, 상기 제 2패리티 에러는 실제적으로 상기 제어기 수단에 의해 상기 추출된 n2 b 비트 그룹의 추출 및 복귀와 동시에 검사되어 보고되며, (b) 상기 램덤 엑세스 메모리 배열수단은 상기 제 2w 메모리 위치와 상기 제 2메모리 패리티 위치를 더 구비하는 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  27. 제26항에 있어서, 상기 제어기 수단이 상기 n1 메모리 어드레스, 상기 제 1 n1 b 비트 그룹 및 상기 n2 메모리 어드레스를 비동기적으로 수신하며, 상기 제어기 수단이 상기 n2 메모리 어드레스와 상기 n2 b 비트 그룹을 비동기적으로 수신하는 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  28. 제27항에 있어서, 상기 랜덤 엑세스 메모리 배열수단이, 상기 제어기 수단이 상기 제 1 및 제 2 w 메모리 위치와 상기 제 1 및 제 2메모리 패리티 위치로 상기 제 1 w b비트와 상기 제 2패리티 비트, 상기 수정된 제 1 w b비트 그룹과 상기 제 1패리티 비트 그리고 상기 제 2 w b 비트 구룹과 상기 제 3패리티 비트를 판독하고 기억시키기 위한 w+1이하의 폭을 갖는 랜덤 엑세스 메모리 데이타 통로로 이루어진 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  29. 제28항에 있어서, 상기 w는 32와 동일하며, b는 8이고, n1 및 n2는 1,2,4및 8의 값으로 이루어진 다수의 값중에서 두개와 동일한 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  30. 제27항에 있어서, 상기 제어기 수단이 또한 상기 제 1 및 제 2초기 w b비트 그룹을 기초로 상기 제 1 및 제 2 w 메모리 데이타 위치를 제 1 및 제 2초기 w b 비트 그룹으로 초기화시키며, 상기 제 1 및 제 2메모리 패리티 위치를 제 1 및 제 2초기 패리티 비트로 초기화 시키는 동작을 하는 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  31. 제30항에 있어서, 상기 선정된 w는 n1보다 크며, 상기 제어기 수단은, 상기 검색된 제 1 w b 비트 그룹중 제 2 n1 b 비트 그룹을 상기 제 1 n1 b 비트 그룹으로 대치시키므로써 상기 검색된 제 1 w b 비트 그룹을 수정하며, 상기 제 2 n1 b 비트 그룹은 상기 제어기 수단에 의해 상기 제 1 n1 메모리 데이타 위치로 부터 검색되는 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
  32. 제31항에 있어서, 상기 선정된 w는 n1보다 크며, 상기 제어기 수단은 상기 제 1패리티 비트를 상기 제2패리티 비트를 상기 제 1 w b비트 그룹과 함게 검색하는 단계, 상기 제 1 w b 비트의 수정과 동시에 상기 제1 패리티 에러를 검사하는 단계, 상기 수정된 제 1 w×b 비트를 기초로 하여 상기 제 1패리티 비트에 대한 패리티 세팅을 표준방법에 따라 발생시키고, 상기 제 1패리티 에러가 검출된 경우에 상기 제 1패리티 비트에 대한 상기 발생된 패리티 세팅을 반전시키는 단계-여기에서, 상기 제 1패리티 비트는 상기 제 1 w b비트 그룹의 수정후에 즉시 발생된다-와, 상기 제 1패리티 비트를 상기 수정된 제 1 w b비트 그룹과 동시에 기억시키는 단계에 의해 발생시키고 기억하는 것을 특징으로 하는 랜덤 엑세스 메모리 보조시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920011446A 1991-06-28 1992-06-29 랜덤 엑세스 메모리내에 데이타를 기억시키기 위한 소형레벨의 패리티 보호용 방법 및 장치 KR0159533B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/723,204 US5325375A (en) 1991-06-28 1991-06-28 Method and apparatus for non-atomic level parity protection for storing data in a random access memory
US723,204 1991-06-28

Publications (2)

Publication Number Publication Date
KR930001067A true KR930001067A (ko) 1993-01-16
KR0159533B1 KR0159533B1 (ko) 1998-12-15

Family

ID=24905287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920011446A KR0159533B1 (ko) 1991-06-28 1992-06-29 랜덤 엑세스 메모리내에 데이타를 기억시키기 위한 소형레벨의 패리티 보호용 방법 및 장치

Country Status (4)

Country Link
US (1) US5325375A (ko)
EP (1) EP0520691A1 (ko)
JP (1) JP3461006B2 (ko)
KR (1) KR0159533B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469566A (en) * 1992-03-12 1995-11-21 Emc Corporation Flexible parity generation circuit for intermittently generating a parity for a plurality of data channels in a redundant array of storage units
US5430742A (en) * 1992-10-14 1995-07-04 Ast Research, Inc. Memory controller with ECC and data streaming control
GB2289779B (en) * 1994-05-24 1999-04-28 Intel Corp Method and apparatus for automatically scrubbing ECC errors in memory via hardware
US5987628A (en) * 1997-11-26 1999-11-16 Intel Corporation Method and apparatus for automatically correcting errors detected in a memory subsystem
US6425055B1 (en) 1999-02-24 2002-07-23 Intel Corporation Way-predicting cache memory
US7174476B2 (en) * 2003-04-28 2007-02-06 Lsi Logic Corporation Methods and structure for improved fault tolerance during initialization of a RAID logical unit
US7412581B2 (en) * 2003-10-28 2008-08-12 Renesas Technology America, Inc. Processor for virtual machines and method therefor
DE102005019336A1 (de) * 2005-04-26 2006-11-09 Oliver Oppitz System und Verfahren zur Fehlersuche in elektronischen Systemen
DE102005021546B4 (de) * 2005-05-10 2018-01-11 Infineon Technologies Ag Mikrocontroller- bzw. Mikroprozessor-System, insbesondere Mikrocontroller- bzw. Mikroprozessor-System mit Fehler-Erkennung bzw. -Korrektur
DE102005027455A1 (de) * 2005-06-14 2006-12-28 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Fehlererkennung in einem Datensatz
US20080168331A1 (en) * 2007-01-05 2008-07-10 Thomas Vogelsang Memory including error correction code circuit
US8370715B2 (en) * 2007-04-12 2013-02-05 International Business Machines Corporation Error checking addressable blocks in storage
KR102254102B1 (ko) 2015-01-23 2021-05-20 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11636008B2 (en) * 2021-09-01 2023-04-25 Micron Technology, Inc. Tracking host-provided metadata in a memory sub-system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE353151A (ko) * 1928-06-20
NL32971C (ko) * 1931-10-26
US4019033A (en) * 1975-12-29 1977-04-19 Honeywell Information Systems, Inc. Control store checking system and method
NL8400392A (nl) * 1984-02-08 1985-09-02 Philips Nv Inrichting voor de functiebewaking van een geheugeninrichting.
US4884271A (en) * 1987-12-28 1989-11-28 International Business Machines Corporation Error checking and correcting for read-modified-write operations
US4942575A (en) * 1988-06-17 1990-07-17 Modular Computer Systems, Inc. Error connection device for parity protected memory systems
US4993028A (en) * 1988-09-07 1991-02-12 Thinking Machines Corporation Error detection and correction coding
US4980888A (en) * 1988-09-12 1990-12-25 Digital Equipment Corporation Memory testing system
US5014273A (en) * 1989-01-27 1991-05-07 Digital Equipment Corporation Bad data algorithm
US5058116A (en) * 1989-09-19 1991-10-15 International Business Machines Corporation Pipelined error checking and correction for cache memories

Also Published As

Publication number Publication date
EP0520691A1 (en) 1992-12-30
JPH06236326A (ja) 1994-08-23
KR0159533B1 (ko) 1998-12-15
US5325375A (en) 1994-06-28
JP3461006B2 (ja) 2003-10-27

Similar Documents

Publication Publication Date Title
US7275200B2 (en) Transparent error correcting memory that supports partial-word write
US6065146A (en) Error correcting memory
US3599146A (en) Memory addressing failure detection
US6353910B1 (en) Method and apparatus for implementing error correction coding (ECC) in a dynamic random access memory utilizing vertical ECC storage
KR930001067A (ko) 랜덤 엑세스 메모리 내에 데이타를 기억시키기 위한 소형 레벨의 패리티 보호용 방법 및 장치
KR960032496A (ko) 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
KR970023381A (ko) 강유전체기억장치
EP0259967A2 (en) Directory memory
KR950015130A (ko) 메모리 페이지 크로싱 예측주석을 사용하는 실제 주소지정 데이타 기억구조로부터의 빠른 데이타 검색
KR100972807B1 (ko) 에러 정정 코드 생성 방법 및 메모리 관리 장치
US4016409A (en) Longitudinal parity generator for use with a memory
JP2669303B2 (ja) ビットエラー訂正機能付き半導体メモリ
KR940005697B1 (ko) 용장 메모리 셀을 갖는 반도체 메모리 장치
KR850007159A (ko) 비트 에러 검출기능을 갖는 반도체 메모리장치
KR880000960A (ko) 반도체 메모리
US5584003A (en) Control systems having an address conversion device for controlling a cache memory and a cache tag memory
JPS6141028B2 (ko)
KR910014819A (ko) 듀얼-포트 캐쉬 태그 메모리
KR970051327A (ko) 데이타 기억 영역의 속성 데이타를 기억하는 속성 데이타 영역과 데이타 기억 영역을 갖는 비휘발성메모리
KR970067382A (ko) 다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치
WO1991007754A1 (en) Read-while-write-memory
JP2696864B2 (ja) メモリ装置
KR950009745A (ko) 반도체 기억장치
Noda et al. A soft-error-immune maintenance-free TCAM architecture with associated embedded DRAM
US6249840B1 (en) Multi-bank ESDRAM with cross-coupled SRAM cache registers

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020909

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee