JPS6046462B2 - 二重化バス監視方式 - Google Patents
二重化バス監視方式Info
- Publication number
- JPS6046462B2 JPS6046462B2 JP54078767A JP7876779A JPS6046462B2 JP S6046462 B2 JPS6046462 B2 JP S6046462B2 JP 54078767 A JP54078767 A JP 54078767A JP 7876779 A JP7876779 A JP 7876779A JP S6046462 B2 JPS6046462 B2 JP S6046462B2
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- JP
- Japan
- Prior art keywords
- memory
- bus
- signal
- time
- duplex
- Prior art date
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- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、二重化システムの直接メモリアクセスに於
けるバス監視を行なう二重化バス監視方式に関するもの
である。
けるバス監視を行なう二重化バス監視方式に関するもの
である。
二重化システムの一方の系から他方の系のメモリを直
接メモリアクセス（ＤＭＡ）方式によりアクセスする場
合、その他方の系のメモリが保守、点検等により実装さ
れていない場合、タイムオーバーとなるものであつた。
接メモリアクセス（ＤＭＡ）方式によりアクセスする場
合、その他方の系のメモリが保守、点検等により実装さ
れていない場合、タイムオーバーとなるものであつた。
例えば第１図に示すように、プロセッサＰＲＯａ９ＰＲ
Ｏｂ）バス監視装置ＢＳＶａ、ＢＳＶｂ）メモリＭａ、
Ｍｂ）二重化用コントローラＢＣＣａ、ＢＣＣｂを有す
るＡ系とＢ系との二重化システムに於いて、Ａ系からＢ
系のメモリ ■をアクセスすると、Ａ系の二重化用コン
トローー７ＢＣＣａからＤＭＡ回路起動を行ない、Ｂ系
の二重化用コントロー −７ ＢＣＣｂはストローブ信
号ＳＶＯをＢ系のバスに出力する。メモリ■はこのスト
ローブ信号ＳＶＯに対して応答信号ＳＶＩをバスに送出
する。バス監視装置ＢＳＶｂはストローブ信号ＳＶＯに
対する応答信号ＳＶＩの時間監視を行なつているもので
あり、メモリＭｂが実装されていない場合には、前述の
ストローブ信号ＳＶＯに対して応答信号ＳＶＩが出力さ
れないので、タイムオーバーとしてプロセッサＰＲＯｂ
に通知し、二重化用コントローラＢＣＣｂにはバス監視
装置■℃をから応答信号ＳＶＩを送出して、ＤＭＡシー
ケンスを終了させる。 従つて従来の二重化システムに
於いては、タイムオーバーが発生した場合に、Ａ系とＢ
系との何れにその原因があるかの識別はできないもので
あつた。
Ｏｂ）バス監視装置ＢＳＶａ、ＢＳＶｂ）メモリＭａ、
Ｍｂ）二重化用コントローラＢＣＣａ、ＢＣＣｂを有す
るＡ系とＢ系との二重化システムに於いて、Ａ系からＢ
系のメモリ ■をアクセスすると、Ａ系の二重化用コン
トローー７ＢＣＣａからＤＭＡ回路起動を行ない、Ｂ系
の二重化用コントロー −７ ＢＣＣｂはストローブ信
号ＳＶＯをＢ系のバスに出力する。メモリ■はこのスト
ローブ信号ＳＶＯに対して応答信号ＳＶＩをバスに送出
する。バス監視装置ＢＳＶｂはストローブ信号ＳＶＯに
対する応答信号ＳＶＩの時間監視を行なつているもので
あり、メモリＭｂが実装されていない場合には、前述の
ストローブ信号ＳＶＯに対して応答信号ＳＶＩが出力さ
れないので、タイムオーバーとしてプロセッサＰＲＯｂ
に通知し、二重化用コントローラＢＣＣｂにはバス監視
装置■℃をから応答信号ＳＶＩを送出して、ＤＭＡシー
ケンスを終了させる。 従つて従来の二重化システムに
於いては、タイムオーバーが発生した場合に、Ａ系とＢ
系との何れにその原因があるかの識別はできないもので
あつた。
本発明は、前述の如き従来の欠点を改善したも”ので
、他県のメモリが実装されていないときに、そのメモリ
をアクセスした場合は、他県をタイムオーバーとせず且
つ自系のメモリが未実装であることを通知するようにす
ることを目的とするものである。
、他県のメモリが実装されていないときに、そのメモリ
をアクセスした場合は、他県をタイムオーバーとせず且
つ自系のメモリが未実装であることを通知するようにす
ることを目的とするものである。
以下実施例について詳細に説明する。 第２図は本発明
の実施例のブロック線図であり、ＳＶａ、ＳＶｂは二重
化バス監視回路であつて、他の第１図と同一符号は同一
部分を示すものてある。この二重化バス監視回路ＳＶａ
，ＳＶｂはＡ，Ｂ系それぞれのバス監視装置ＢＳＶａ，
ＢＳＶｂの監視時間より短い監視時間に設定されている
。前述と同様にＡ系からＢ系のメモリＭｂをアクセスす
ると、二重化用コントローラのＤＭＡ回路起動が動作し
てＢ系のバスにストローブ信号ＳＶＯが出力される。こ
のときＡ系の二重化バス監視回烙■ａはＢ系のＤＭＡ動
作を監視し、一定時間内にその動作が終了しないと、タ
イムオーバーとして二重化用コントロー引℃Ｃａに通知
し、ＤＭＡ動作を強制的に終了させる。従つてアクセス
されたＢ系のメモリ地が保守、点検等の為に実装されて
いないときは、Ｂ系のバスにストローブ信号ＳＶＯが送
出されても、メモリ■から応答信号ＳＶＩがバスに送出
されないことになるが、Ｂ系のバス監視装置ＢＳＶｂが
タイムオーバーとしてプロセッサＰＲＯｂに通知する前
に、Ａ系の二重化バス監視回路ＳＶａがタイムオーバー
を二重化用コントローラＢＣＣａに通知してＤＭＮ勘作
を強制的に終了させるので、Ｂ系ではタイムオーバーと
なることはない。
の実施例のブロック線図であり、ＳＶａ、ＳＶｂは二重
化バス監視回路であつて、他の第１図と同一符号は同一
部分を示すものてある。この二重化バス監視回路ＳＶａ
，ＳＶｂはＡ，Ｂ系それぞれのバス監視装置ＢＳＶａ，
ＢＳＶｂの監視時間より短い監視時間に設定されている
。前述と同様にＡ系からＢ系のメモリＭｂをアクセスす
ると、二重化用コントローラのＤＭＡ回路起動が動作し
てＢ系のバスにストローブ信号ＳＶＯが出力される。こ
のときＡ系の二重化バス監視回烙■ａはＢ系のＤＭＡ動
作を監視し、一定時間内にその動作が終了しないと、タ
イムオーバーとして二重化用コントロー引℃Ｃａに通知
し、ＤＭＡ動作を強制的に終了させる。従つてアクセス
されたＢ系のメモリ地が保守、点検等の為に実装されて
いないときは、Ｂ系のバスにストローブ信号ＳＶＯが送
出されても、メモリ■から応答信号ＳＶＩがバスに送出
されないことになるが、Ｂ系のバス監視装置ＢＳＶｂが
タイムオーバーとしてプロセッサＰＲＯｂに通知する前
に、Ａ系の二重化バス監視回路ＳＶａがタイムオーバー
を二重化用コントローラＢＣＣａに通知してＤＭＮ勘作
を強制的に終了させるので、Ｂ系ではタイムオーバーと
なることはない。
又Ａ系のプロセッサＰＲＯａは二重化用コントロー引℃
Ｃａの状態を読取ることによつて、Ｂ系のメモリ■が未
実装であつたことを識別することができる。第３図は本
発明の実施例の二重化用コントローラ部分の詳細なブロ
ック線図であり、ＤＲＶはドライバ、ＲＥＣはレシーバ
、ＩＢＲはインプットバッファレジスタ、ＣＭＲはコマ
ンドレジスタ、ＤＳＲはデバイスステータスレジスタ、
０ＶＴは時間監視時回路、ＡＤＥＴはアドレスデコーダ
及びタイミング回路、Ｍ．ＡＲはメモリアドレスレジス
タ、０ＢＲはアウトプットバッファレジスタ、ＳＳＲは
システムスステータスレジスタ、ＭＰＲはメモリプロテ
クトレジスタ、ＡＤＥＣはアドレスデコーダ、ＩＮＣは
割込制御回路、ＤＭＡＣはＤＭＡ（直接！メモリアクセ
ス）制御回路、ＥＮＤは終了検出回路、ＤＯＯ−Ｄｌ５
はデータ、ＡＯＯ−Ａｌ５はメモリアドレス、０８〜１
５はアドレス下位バイト、ＳＶＯＩはＩ／０へのストロ
ーブ信号、ＷＲＴは、リード／ライト信号、ＳＶＩは応
答信号、ＳＡＬ，Ｍは自系強制断信く号、ＩＮＴは割込
信号、ＡＫＩは割込許可信号、ＢＲＱはバス支配要求信
号、ＢＡＶはバス支配応答信号、ＳＶＯＭはメモリーへ
のストローブ信号、Ｒ［ＪＮはプロセッサが実行状態に
あることを示す信号、０ＡＬＭは他系強制断信号、ＤＥ
Ｄはタイムオーバーで出力される信号である。なおＡ系
からＢ系のメモリをアクセスする場合の構成について示
したものであるが、Ｂ系からＡ系のメモリをアクセスす
る為の構成も同様であるから、図示を省略した。コマン
ドレジスタＣＭＲは自系の二重化装置に対する接続指令
を示す自系接続指令、他系の二重化部を強制的に切離す
他系強制断指令、他系に対フして自系のレディ状態を通
知する自系レディ信号、他系への割込みを示す割込信号
、他系のメモリの１ワードを読出すロード指令の領域を
有し、デバイスステータスレジスタＤＳＲは、メモリプ
ロテクトビット、ビジービット、他系の未実装メ門モリ
にアクセスしたときに゜゜１゛とするオーバータイミン
グビット、パリテイエラが発生したことを示すパリテイ
エラービットを有する。
Ｃａの状態を読取ることによつて、Ｂ系のメモリ■が未
実装であつたことを識別することができる。第３図は本
発明の実施例の二重化用コントローラ部分の詳細なブロ
ック線図であり、ＤＲＶはドライバ、ＲＥＣはレシーバ
、ＩＢＲはインプットバッファレジスタ、ＣＭＲはコマ
ンドレジスタ、ＤＳＲはデバイスステータスレジスタ、
０ＶＴは時間監視時回路、ＡＤＥＴはアドレスデコーダ
及びタイミング回路、Ｍ．ＡＲはメモリアドレスレジス
タ、０ＢＲはアウトプットバッファレジスタ、ＳＳＲは
システムスステータスレジスタ、ＭＰＲはメモリプロテ
クトレジスタ、ＡＤＥＣはアドレスデコーダ、ＩＮＣは
割込制御回路、ＤＭＡＣはＤＭＡ（直接！メモリアクセ
ス）制御回路、ＥＮＤは終了検出回路、ＤＯＯ−Ｄｌ５
はデータ、ＡＯＯ−Ａｌ５はメモリアドレス、０８〜１
５はアドレス下位バイト、ＳＶＯＩはＩ／０へのストロ
ーブ信号、ＷＲＴは、リード／ライト信号、ＳＶＩは応
答信号、ＳＡＬ，Ｍは自系強制断信く号、ＩＮＴは割込
信号、ＡＫＩは割込許可信号、ＢＲＱはバス支配要求信
号、ＢＡＶはバス支配応答信号、ＳＶＯＭはメモリーへ
のストローブ信号、Ｒ［ＪＮはプロセッサが実行状態に
あることを示す信号、０ＡＬＭは他系強制断信号、ＤＥ
Ｄはタイムオーバーで出力される信号である。なおＡ系
からＢ系のメモリをアクセスする場合の構成について示
したものであるが、Ｂ系からＡ系のメモリをアクセスす
る為の構成も同様であるから、図示を省略した。コマン
ドレジスタＣＭＲは自系の二重化装置に対する接続指令
を示す自系接続指令、他系の二重化部を強制的に切離す
他系強制断指令、他系に対フして自系のレディ状態を通
知する自系レディ信号、他系への割込みを示す割込信号
、他系のメモリの１ワードを読出すロード指令の領域を
有し、デバイスステータスレジスタＤＳＲは、メモリプ
ロテクトビット、ビジービット、他系の未実装メ門モリ
にアクセスしたときに゜゜１゛とするオーバータイミン
グビット、パリテイエラが発生したことを示すパリテイ
エラービットを有する。
又システムステータスレジスタＳＳＲは、自系強制切断
状態、他系強制切断状態、他系レディ状態・を示すビッ
トを有し、メモリプロテクトレジスタＭＰＲは、他系か
ら自系のメモリへの書込みを禁止するメモリプロテクト
ビットを有する。
状態、他系強制切断状態、他系レディ状態・を示すビッ
トを有し、メモリプロテクトレジスタＭＰＲは、他系か
ら自系のメモリへの書込みを禁止するメモリプロテクト
ビットを有する。
Ａ系からＢ系のメモリＭｂにデータをストアする場合、
デバイスステータスレジスタＤＳＲの内容を読込んで、
メモリプロテクトビットが書込禁止を示していないこと
を識別すると、メモリアドレスレジスタＭＡＲにメモリ
ＭｂのアドレスＡ（Ｘ）〜Ａｌ５をセットし、次にアウ
トプツトバフアレジスタ０ＢＲにストアするデータＤ（
Ｘ）〜Ｄｌ５をセットする。
デバイスステータスレジスタＤＳＲの内容を読込んで、
メモリプロテクトビットが書込禁止を示していないこと
を識別すると、メモリアドレスレジスタＭＡＲにメモリ
ＭｂのアドレスＡ（Ｘ）〜Ａｌ５をセットし、次にアウ
トプツトバフアレジスタ０ＢＲにストアするデータＤ（
Ｘ）〜Ｄｌ５をセットする。
それによつてＤＭＡ制御回路ＤＭＡＣが起動される。ア
ウトプツトバフアレジスタ０ＢＲにセットされたデータ
Ｄ。Ｏ−Ｄｌ５がメモリアドレスＡ。Ｏ〜Ａｌ５により
指定されたメモリＭｂのアドレスに書込まれると、メモ
リアドレスレジスタＭＡＲは＋１される。即ちデータの
連続転送が可能となるものである。又Ａ系からＢ系のメ
モリＭｂのデータを読取る場合、メモリアドレスレジス
タＭＡＲにメモリＭｂのアドレスＡ。
ウトプツトバフアレジスタ０ＢＲにセットされたデータ
Ｄ。Ｏ−Ｄｌ５がメモリアドレスＡ。Ｏ〜Ａｌ５により
指定されたメモリＭｂのアドレスに書込まれると、メモ
リアドレスレジスタＭＡＲは＋１される。即ちデータの
連続転送が可能となるものである。又Ａ系からＢ系のメ
モリＭｂのデータを読取る場合、メモリアドレスレジス
タＭＡＲにメモリＭｂのアドレスＡ。
Ｏ−Ａｌ５をセットし、次にコマンドレジスタＣＭＲの
ロード指令をセットする。それによつてＤＭＡ制御回路
ＤＭＡＣが起動される。そしてメモリ冶のアドレスＡ。
Ｏ−Ａｌ５からのデータがインプットバッファレジスタ
ＩＢＲに転送されると、メモリアドレスレジスタＭＡＲ
は＋１される。前述のメモリＭレ＼のストア及びロード
に於いて、時間監視回路０ＶＴが時間の監視を行ない、
例えば１００μＳ以内に動作が終了しないときはタイム
オーバーとしてデバイスステータスレジスタＤＳＲのオ
ーバータイミングビットを′６ｒ′としてＡ系のプロセ
ッサＰＲＯａに通知し、ストア及びロード動作を強制的
に終了させる。
ロード指令をセットする。それによつてＤＭＡ制御回路
ＤＭＡＣが起動される。そしてメモリ冶のアドレスＡ。
Ｏ−Ａｌ５からのデータがインプットバッファレジスタ
ＩＢＲに転送されると、メモリアドレスレジスタＭＡＲ
は＋１される。前述のメモリＭレ＼のストア及びロード
に於いて、時間監視回路０ＶＴが時間の監視を行ない、
例えば１００μＳ以内に動作が終了しないときはタイム
オーバーとしてデバイスステータスレジスタＤＳＲのオ
ーバータイミングビットを′６ｒ′としてＡ系のプロセ
ッサＰＲＯａに通知し、ストア及びロード動作を強制的
に終了させる。
第４図は制御タイミング説明図であり、アウトプットバ
ッファレジスタ０ＢＲにライト、又はコマンドレジスタ
ＣＭＲにロード指令が出されると、時間監視回路０ＶＴ
が起動され、且つＤＭＡ制御回路ＤＭＡＣが起動されて
バス支配要求信号ＢＲＱが送出される。このバス支配要
求信号ＢＲＱを他系のプロセッサが受信すると、バスが
解放されている場合に、バス支配応答信号ＢＡＶを送出
する。二重化用コントローラはこのバス支配応答信号Ｂ
ＡＶを受信すると、アドレスＡ。Ｏ−Ａｌ５、データＤ
。Ｏ−Ｄｌ５及びリード／ライト信号ＷＲＴをバスに出
力する。そしてバスのスキュー補償時間（例えば３００
μＳ）経過後にストローブ信号ＳＶＯＭを出力する。他
系のメモリはストローブ信号Ｓ■０Ｍを受信すると、ラ
イト動作のときは、アドレスＡ。
ッファレジスタ０ＢＲにライト、又はコマンドレジスタ
ＣＭＲにロード指令が出されると、時間監視回路０ＶＴ
が起動され、且つＤＭＡ制御回路ＤＭＡＣが起動されて
バス支配要求信号ＢＲＱが送出される。このバス支配要
求信号ＢＲＱを他系のプロセッサが受信すると、バスが
解放されている場合に、バス支配応答信号ＢＡＶを送出
する。二重化用コントローラはこのバス支配応答信号Ｂ
ＡＶを受信すると、アドレスＡ。Ｏ−Ａｌ５、データＤ
。Ｏ−Ｄｌ５及びリード／ライト信号ＷＲＴをバスに出
力する。そしてバスのスキュー補償時間（例えば３００
μＳ）経過後にストローブ信号ＳＶＯＭを出力する。他
系のメモリはストローブ信号Ｓ■０Ｍを受信すると、ラ
イト動作のときは、アドレスＡ。
Ｏ−Ａｌ５によつて指定されたメモリの番地にデータＤ
。。〜Ｄｌ，を書込み終了により応答信号ＳＶＩを出力
する。又ロード指令のときは、アドレスＡ。Ｏ−Ａｌ５
によつて指定されたメモリの番地からデータＤ。Ｏ〜Ｄ
ｌ５を読出し、同時に応答信号ＳＶＩを出力する。二重
化用コントローラは応答信号ＳＶＩを受信することによ
つて終了信号ＥＮＤを発生し、その終了信号ＥＮＤの立
下りでＤＭＡ動作を終了させることになる。
。。〜Ｄｌ，を書込み終了により応答信号ＳＶＩを出力
する。又ロード指令のときは、アドレスＡ。Ｏ−Ａｌ５
によつて指定されたメモリの番地からデータＤ。Ｏ〜Ｄ
ｌ５を読出し、同時に応答信号ＳＶＩを出力する。二重
化用コントローラは応答信号ＳＶＩを受信することによ
つて終了信号ＥＮＤを発生し、その終了信号ＥＮＤの立
下りでＤＭＡ動作を終了させることになる。
又ロード指令のときは、終了信号ＥＮＤによりインプッ
トバッファレジスタＩＢＲにデータＤ。。〜Ｄｌ５がセ
ットされる。時間監視回路０ＶＴが起動されてから一定
時間（例えば１００μＳ）以内に他系のメモリからの応
答信号ＳＶＩが受信できないときは、時間監視回路０Ｖ
Ｔからタイムオーバーにより信号ＤＥＤ（デバイスエン
ド信号）が出力されてＤＭＡ制御回路ＤＭＡＣに加えら
れ、強制的に終了信号ＥＮＤを発生させてＤＭＡ動作を
終了させる。
トバッファレジスタＩＢＲにデータＤ。。〜Ｄｌ５がセ
ットされる。時間監視回路０ＶＴが起動されてから一定
時間（例えば１００μＳ）以内に他系のメモリからの応
答信号ＳＶＩが受信できないときは、時間監視回路０Ｖ
Ｔからタイムオーバーにより信号ＤＥＤ（デバイスエン
ド信号）が出力されてＤＭＡ制御回路ＤＭＡＣに加えら
れ、強制的に終了信号ＥＮＤを発生させてＤＭＡ動作を
終了させる。
又デバイスステータスレジスタＤＳＲのオーバータイミ
ングビットを“１゛にして自系のプロセッサに通知され
る。以上説明したように、本発明は、一方の系から他方
の系のメモリをＤＭＡでアクセスしたとき、そのメモリ
が未実装状態又は信号線の障害等の場合に、一方の系の
二重化監視回路起動が他方の系のＤＭＡ動作の時間監視
を行なつているので、一定時間内でＤＭＡ動作が終了し
ないことを判別し、そのＤＭＡ動作を強制的に終了させ
、且つ一方の系のプロセッサに通知し、他方の系でタイ
ムオーバーとなることを防止すると共に、アクセスした
一方の系では、他方のメモリが未実装であることを識別
することができる。
ングビットを“１゛にして自系のプロセッサに通知され
る。以上説明したように、本発明は、一方の系から他方
の系のメモリをＤＭＡでアクセスしたとき、そのメモリ
が未実装状態又は信号線の障害等の場合に、一方の系の
二重化監視回路起動が他方の系のＤＭＡ動作の時間監視
を行なつているので、一定時間内でＤＭＡ動作が終了し
ないことを判別し、そのＤＭＡ動作を強制的に終了させ
、且つ一方の系のプロセッサに通知し、他方の系でタイ
ムオーバーとなることを防止すると共に、アクセスした
一方の系では、他方のメモリが未実装であることを識別
することができる。
なお本発明は三重化、四重化システム等にも適用できる
ものであり、それらの多重化を含めて二・重化で表現し
ているものである。
ものであり、それらの多重化を含めて二・重化で表現し
ているものである。
第１図は従来の二重化システムのブロック線図、第２図
は本発明の実施例のブロック線図、第３図は本発明の二
重化用コントローラ部分の詳細ノなブロック線図、第４
図は制御タイミング説明図である。 ＰＲＯａ，ＰＲＯｂはプロセッサ、ＢＳＶａ９ＢＳＶｂ
はバス監視装置、Ｍａ，Ｍｂはメモリ、ＢＣＣａ，ＢＣ
Ｃｂは二重化用コントローラ、ＳＶａ，ＳＶｂは二タ重
化バス監視回路である。
は本発明の実施例のブロック線図、第３図は本発明の二
重化用コントローラ部分の詳細ノなブロック線図、第４
図は制御タイミング説明図である。 ＰＲＯａ，ＰＲＯｂはプロセッサ、ＢＳＶａ９ＢＳＶｂ
はバス監視装置、Ｍａ，Ｍｂはメモリ、ＢＣＣａ，ＢＣ
Ｃｂは二重化用コントローラ、ＳＶａ，ＳＶｂは二タ重
化バス監視回路である。
Claims (1)
- １ 一方の系から他方の系のメモリを直接メモリアクセ
スによりアクセスできる二重化システムに於いて、二重
化用コントローラに二重化バス監視回路を設け、該二重
化バス監視回路の監視時間を各系のバスをそれぞれ監視
するバス監視装置の監視時間より短かく設定し、一方の
系から他方の系のメモリをアクセスしたとき、一方の系
の二重化監視回路により他方の系の直接メモリアクセス
動作を監視し、一定時間内に該直接メモリアクセス動作
が終了しないときは、該直接メモリアクセス動作を強制
的に終了させ、且つ前記一方の系のプロセッサに通知す
ることを特徴とする二重化バス監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54078767A JPS6046462B2 (ja) | 1979-06-21 | 1979-06-21 | 二重化バス監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54078767A JPS6046462B2 (ja) | 1979-06-21 | 1979-06-21 | 二重化バス監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS562052A JPS562052A (en) | 1981-01-10 |
| JPS6046462B2 true JPS6046462B2 (ja) | 1985-10-16 |
Family
ID=13671046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54078767A Expired JPS6046462B2 (ja) | 1979-06-21 | 1979-06-21 | 二重化バス監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046462B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272339A (ja) * | 1986-05-21 | 1987-11-26 | Fujitsu Ltd | メモリ制御方式 |
-
1979
- 1979-06-21 JP JP54078767A patent/JPS6046462B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS562052A (en) | 1981-01-10 |
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