JPH038040A - １ビット誤リ情報記憶装置 - Google Patents
１ビット誤リ情報記憶装置Info
- Publication number
- JPH038040A JPH038040A JP1143634A JP14363489A JPH038040A JP H038040 A JPH038040 A JP H038040A JP 1143634 A JP1143634 A JP 1143634A JP 14363489 A JP14363489 A JP 14363489A JP H038040 A JPH038040 A JP H038040A
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- Japan
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Links
- 238000001514 detection method Methods 0.000 claims description 13
- 208000011580 syndromic disease Diseases 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１ビット誤り情報の処理に関し、特に１ビッ
ト誤り情報の記憶に関する。
ト誤り情報の記憶に関する。
従来、この種の誤り訂正機能を有する記憶装置は、１ビ
ット誤り検出時、１ビット誤り検出信号をセット信号と
するレジスタ群に１ビット誤り情報を格納し、また１ビ
ット誤り検出信号をサービスプロセッサ（以下ＳｖＰと
記述）へ送信する。
ット誤り検出時、１ビット誤り検出信号をセット信号と
するレジスタ群に１ビット誤り情報を格納し、また１ビ
ット誤り検出信号をサービスプロセッサ（以下ＳｖＰと
記述）へ送信する。
ＳｖＰが１ビット誤り検出信号を受信すると、ＳＶＰは
レジスタ群にリード命令を送信し、リード命令を受けた
レジスタ群は格納している１ビット誤り情報をＳｖＰへ
送信していた。
レジスタ群にリード命令を送信し、リード命令を受けた
レジスタ群は格納している１ビット誤り情報をＳｖＰへ
送信していた。
上述した従来の誤り訂正機能を有する記憶装置は、Ｓｖ
Ｐ側クロック周期が記憶装置側クロック周期に比べて大
幅に遅いため、記憶装置側で１ビット誤り検出信号をＳ
ｖＰへ送信し、ＳＶＰが記憶装置内部のレジスタ群から
１ビット誤り情報台は後から起った１ビット誤りの情報
がＳｖＰに取り込めない。またレジスタ群がセット優先
の場合は初めに起きた１ビット誤りの情報がＳＶＰに取
り込めないという欠点がある。
Ｐ側クロック周期が記憶装置側クロック周期に比べて大
幅に遅いため、記憶装置側で１ビット誤り検出信号をＳ
ｖＰへ送信し、ＳＶＰが記憶装置内部のレジスタ群から
１ビット誤り情報台は後から起った１ビット誤りの情報
がＳｖＰに取り込めない。またレジスタ群がセット優先
の場合は初めに起きた１ビット誤りの情報がＳＶＰに取
り込めないという欠点がある。
本発明の１ビット誤り情報記憶装置は、１ビット誤り検
出時に１ビット誤り検出信号を入力し、書き込みアドレ
スを発生するアドレス発生カウンタと、アドレス発生カ
ウンタから送信される書き込みアドレスと、ＳＶＰから
送信されるリードアドレスとリード命令を入力し、リー
ド命令がＯＦＦの場合書き込み状態となり書き込＆アド
レスを記憶素子に送信し、リード命令がＯＮの場合読み
出し状態となりリードアドレスを記憶素子に送信するセ
レクタと、書き込み状態の時に１ビット誤り検出信号を
イネーブルとして書き込みアドレスで指定されたアドレ
スへ１ビット誤り情報を書き込み、また、読み出し状態
の時サービスプロセッサから送信されるリードアドレス
に指定されるアドレスを読み出し記憶内容をサービスプ
ロセッサへ送信する記憶素子を有している。
出時に１ビット誤り検出信号を入力し、書き込みアドレ
スを発生するアドレス発生カウンタと、アドレス発生カ
ウンタから送信される書き込みアドレスと、ＳＶＰから
送信されるリードアドレスとリード命令を入力し、リー
ド命令がＯＦＦの場合書き込み状態となり書き込＆アド
レスを記憶素子に送信し、リード命令がＯＮの場合読み
出し状態となりリードアドレスを記憶素子に送信するセ
レクタと、書き込み状態の時に１ビット誤り検出信号を
イネーブルとして書き込みアドレスで指定されたアドレ
スへ１ビット誤り情報を書き込み、また、読み出し状態
の時サービスプロセッサから送信されるリードアドレス
に指定されるアドレスを読み出し記憶内容をサービスプ
ロセッサへ送信する記憶素子を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図において、ＥＣＣ回路１はチエツクビット１０１と
リードデータ１０２を入力し、チエツクして、１ビット
誤り検出信号１０３とシンドローム１０４を発生し、１
ビット誤り検出信号１０３は記憶素子４とアドレス発生
カウンタ２と５ＶＰ５へ送信し、シンドローム１０４は
記憶素子４へ送信する。
１図において、ＥＣＣ回路１はチエツクビット１０１と
リードデータ１０２を入力し、チエツクして、１ビット
誤り検出信号１０３とシンドローム１０４を発生し、１
ビット誤り検出信号１０３は記憶素子４とアドレス発生
カウンタ２と５ＶＰ５へ送信し、シンドローム１０４は
記憶素子４へ送信する。
アドレス発生カウンタ２はＥＣＣ回路１からｌビット誤
り検出信号１０３を入力し、１ビット誤りを検出する度
にカウントアツプして書き込みアドレス１０７を発生す
る。セレクタ３はアドレス発生カウンタ２から送信され
る書き込みアドレス１０７と、ＳｖＰから送信されるリ
ードアドレス１０８とリード命令１１０を入力し、リー
ド命令１１０がＯＦＦの場合書き込み状態となり書き込
みアドレス１０７を記憶素子４のアドレスとして送信し
、リード命令１１０がＯＮの場合リード状態となりリー
ドアドレス１０８を記憶素子４のアドレスとして送信す
る。
り検出信号１０３を入力し、１ビット誤りを検出する度
にカウントアツプして書き込みアドレス１０７を発生す
る。セレクタ３はアドレス発生カウンタ２から送信され
る書き込みアドレス１０７と、ＳｖＰから送信されるリ
ードアドレス１０８とリード命令１１０を入力し、リー
ド命令１１０がＯＦＦの場合書き込み状態となり書き込
みアドレス１０７を記憶素子４のアドレスとして送信し
、リード命令１１０がＯＮの場合リード状態となりリー
ドアドレス１０８を記憶素子４のアドレスとして送信す
る。
記憶素子４は書き込み状態の場合は、１ビット誤り検出
信号１０３をイネーブルとして書き込みアドレス１０７
で指定されるアドレスへシンドローム１０４と誤りアド
レス情報１０５を合併した１ビット誤り情報１０６を書
き込み、また、５ＶＰ５が１ビット誤り検出信号１０３
を受信しリード命令１１０をＯＮとし、リード状態とな
ると、５ＶＰ５からのリードアドレス１０８を記憶素子
４へ送信し、指定されたアドレス読み出し記憶内容１１
１を５ＶＰ５へ送信する。
信号１０３をイネーブルとして書き込みアドレス１０７
で指定されるアドレスへシンドローム１０４と誤りアド
レス情報１０５を合併した１ビット誤り情報１０６を書
き込み、また、５ＶＰ５が１ビット誤り検出信号１０３
を受信しリード命令１１０をＯＮとし、リード状態とな
ると、５ＶＰ５からのリードアドレス１０８を記憶素子
４へ送信し、指定されたアドレス読み出し記憶内容１１
１を５ＶＰ５へ送信する。
以上説明したように本発明は、１ビット誤り情報を記憶
素子に記憶し、ＳＶＰに送信することにより、１ビット
誤りが頻繁に発生した時にも１ビット誤り情報を高い確
率でＳｖＰに送信できる効果がある。
素子に記憶し、ＳＶＰに送信することにより、１ビット
誤りが頻繁に発生した時にも１ビット誤り情報を高い確
率でＳｖＰに送信できる効果がある。
第１図は本発明の１ビット誤り情報記憶装置を示すブロ
ック図である。 １・・・・・・ＦＣＣ回路、２・・・・・・アドレス発
生カウンタ、３・・・・・・セレクタ、４・・・・・・
記憶素子、５・・・・・・サービスプロセッサ（ＳＶＰ
）。
ック図である。 １・・・・・・ＦＣＣ回路、２・・・・・・アドレス発
生カウンタ、３・・・・・・セレクタ、４・・・・・・
記憶素子、５・・・・・・サービスプロセッサ（ＳＶＰ
）。
Claims (1)
- 誤り訂正機能を有する記憶装置において、１ビット誤り
検出時、１ビット誤り検出信号を入力とし、１ビット誤
りが検出される度にカウントアップして書き込みアドレ
スを発生するアドレス発生カウンタと、前記アドレス発
生カウンタから送信される書き込みアドレスと、サービ
スプロセッサから送信されるリードアドレスとリード命
令を入力とし、リード命令がＯＦＦの場合書き込み状態
となり書き込みアドレスを記憶素子に送信し、リード命
令がＯＮの場合読み出し状態となりリードアドレスを記
憶素子に送信するセレクタと、書き込み状態の時に１ビ
ット誤り検出信号をイネーブルとして書き込みアドレス
で指定されるアドレスへ１ビット誤り情報を書き込み、
また、読み出し状態の時、サービスプロセッサから送信
されるリードアドレスを受信し、指定されるアドレスを
読み出し記憶している１ビット誤り情報をサービスプロ
セッサへ送信する記憶素子を含むことを特徴とする１ビ
ット誤り情報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143634A JPH038040A (ja) | 1989-06-05 | 1989-06-05 | １ビット誤リ情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143634A JPH038040A (ja) | 1989-06-05 | 1989-06-05 | １ビット誤リ情報記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038040A true JPH038040A (ja) | 1991-01-16 |
Family
ID=15343324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143634A Pending JPH038040A (ja) | 1989-06-05 | 1989-06-05 | １ビット誤リ情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100941318B1 (ko) * | 2009-07-10 | 2010-02-05 | 박광래 | 주차장 커튼 자동 승강장치 |
| JPWO2012124063A1 (ja) * | 2011-03-15 | 2014-07-17 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
-
1989
- 1989-06-05 JP JP1143634A patent/JPH038040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100941318B1 (ko) * | 2009-07-10 | 2010-02-05 | 박광래 | 주차장 커튼 자동 승강장치 |
| JPWO2012124063A1 (ja) * | 2011-03-15 | 2014-07-17 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
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