JPH01284946A

JPH01284946A - エラー訂正方式

Info

Publication number: JPH01284946A
Application number: JP63115483A
Authority: JP
Inventors: Koichi Takei; 武井　浩一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-12
Filing date: 1988-05-12
Publication date: 1989-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕中央処理装置によるデータ格納手段へのデータの書き込
みにおいて、エラーが検出された場合、データ格納手段
に対して再書き込みを行なうエラー訂正方式に関し、中央処理装置の処理効率の向上を目的とし、データ格納
手段へのデータ書き込みにおけるエラーの有無を判別す
るエラー検出手段と、エラー検出手段からのエラー信号
に応じて、エラーを検出したデータを保持し、再書き込
み用のデータとしてデータ格納手段に出力するデータ制
御手段と、エラー信号に応じて、エラーを検出したデー
タのアドレスを保持し、再書き込み用のアドレスとして
データ格納手段に出力するアドレス制御手段とを備え、
データ制御手段からのデータを、アドレス制御手段から
のアドレスに応じて、データ格納手段に再格納するよう
に構成する。

〔産業上の利用分野〕

本発明は、エラー訂正方式に関し、特に、中央処理装置
によるデータ格納手段へのデータの凹き込みにおいて、
エラーが検出された場合、データ格納手段に対して再書
き込みを行なうエラー訂正方式に関するものである。

〔従来の技術〕

第３図に従来のエラー訂正方式の構成を示す。

図において、データの入出力は、中央処理装置３１１に
よって制御され、外部記憶装置（図示せず）上のデータ
は、−時的にデータ蓄積部３１３に蓄えられた後、ラン
ダム・アクセス・メモリ（ＲＡＭ）３１５に書き込まれ
る。

運営、データの読み出し、あるいは書き込み時には何ら
かのデータチエツク機能が働いて、正しいデータの受は
渡しを保証するようにしている。

従来の方式にあっては、エラーを検出しデータを訂正す
る場合、エラー検出器であるパリティチエッカ３１７は
、ＲＡＭ３１５から読み出されるデータについて、まず
そのパリティを判定する。

パリティエラーを検出した場合、パリティエラー信号３
１９によって中央処理装置３１１に割り込みをかけ、該
中央処理装置３１１が行なっていた処理を一時中断し、
誤っていたデータの再書き込みを行なう。このようにし
て、正しいデータの受は渡しを保証している。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、エラー検出の
度にパリティエラー信号３１９に基づいて中央処理装置
３１１に割り込み動作をかけるため、当該中央処理装置
３１１の処理効率が低下してしまう。また、書き込み時
のデータは正しいとして、データの読み出し時にパリテ
ィチエツクを行なうので、誤っているデータの検出が遅
くなるという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、中央処理装置の処理効率を上げると共に、エラー
の検出を早く行なうようにしたエラー訂正方式を提供す
ることを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のエラー訂正方式の原理ブロック図で
ある。

図において、中央処理装置１００によるデータ格納手段
１１５へのデータ書き込みにエラーが生じた場合、デー
タ格納手段１１５へのデータ書き込みにおけるエラーの
有無を判別するエラー検出手段１０９はエラー信号１３
１を出力する。

データ制御手段１０７は、エラー信号１３１が発生され
た場合、エラーを検出したデータを保持し、再書き込み
用のデータをデータ格納手段１１５に出力する。

アドレス制御手段１０５は、エラー信号１３１が発生さ
れた場合、エラーを検出したデータのアドレスを保持し
、再書き込み用のアドレスをデータ格納手段１１５に出
力する。

従って、全体として、データ書き込みにエラーがあった
場合、データ制御手段１０７からのデータを、アドレス
制御手段１０５からのアドレスに、応じて、データ格納
手段１１５に再格納するように構成されている。

〔作　用］中央処理装置１００によるデータ格納手段１１５へのデ
ータ書き込みにおいて、エラー検出手段１０９は、デー
タ格納手段１１５に書き込まれたデータを読み出す際に
エラーの有無を判定し、エラーがあれば、エラー信号１
３１を出力する。

エラー信号１３１がなければ、データ制御手段１０７は
、データを取り込んで保持し、データ格納手段１１５に
出力する。また、アドレス制御手段１０５は、アドレス
データを取り込で保持し、データ格納手段１１５に出力
する。この出力されたアドレスに基づいて、データ制御
手段１０７からのデータはデータ格納手段１１５に書き
込まれる。

これに対し、エラー信号１３１が発生されて、再書き込
みが必要な場合、データ制御手段１０７は、保持してい
るデータをデータ格納手段１１５に出力する。また、ア
ドレス制御手段１０５も、保持しているアドレスデータ
をデータ格納手段１１５に出力する。このようにして出
力されたアドレスに基づいて、データ制御手段１０７か
らのデータがデータ格納手段１１５に再書き込みされる
。

本発明にあっては、エラー信号１３１が発生した場合、
データ制御手段１０７．アドレス制御手段１０５に保持
されたデータを用いてエラー訂正を行なうため、中央処
理装置１００への割り込みが起きず、その処理効率が上
がる。

〔実施例］以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるエラー訂正方式の
構成を示す。

■、−１１と　Ｕとの・心　、ここで、本発明の実施例と第１図との対応関係を示して
おく。

アドレス制御手段１０５は、アドレス制御部２３５に相
当する。

データ制御手段１０７は、データ制御部２３７に相当す
る。

エラー検出手段１０９は、パリティチエッカ２０日に相
当する。

データ格納手段１１５は、ＲＡＭ２１５に相当する。

エラー信号１３１は、パリティエラー信号２３１に相当
する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

ｊＬｌｌ順視ｌ収第２図において、本発明実施例のエラー訂正方式は、中
央処理装置２００によってＲＡＭ２１５に書き込まれた
データにエラーがあるか否かを判定するパリティチエッ
カ２０日と、そのパリティエラー信号２３１を受けてデ
ータを制御するデータ制御部２３７と、パリティエラー
信号２３１を受けてアドレスを制御するアドレス制御部
２３５と、エラー回数計測部２０４とを備えている。

データ制御部２３７は、パリティチエッカ２０８の出力
バリティエラー信号２３１を受けて、データをシフトす
るデータバスシフトレジスタ２０１と、データを取り込
むデータホールド部２０７と、使用するデータが正常時
のデータかあるいは再書き込み時のデータかを判別する
データ判別部２１０とで構成されている。

また、アドレス制御部２３５は、使用するアドレスデー
タが読み出し時のものかあるいは書き込み時のものかを
判別するアドレス判別部２０５と、出力するアドレスが
読み出し時のものかあるいは書き込み時のものかを判別
する別なアドレス判別部２１４と、パリティチエッカ２
０８の出力バリティエラー信号２３１を受けてアドレス
をシフトするアドレスバスシフトレジスタ２０９と、ア
ドレスを取り込むアドレスホールド部２１２と、書き込
みのために使用するアドレスが正常時のアドレスかある
いは再８き込み時のアドレスかを判別する別なアドレス
判別部２１３とで構成されている。

ｎ引螺肱作次に、上述した本発明実施例のエラー訂正方式の動作を
説明する。

ＲＡＭ２１５に対する入出力は、中央処理装置２００に
より制御されている。ＲＡＭ２１５に書き込みでアクセ
スする場合、データはエラー検出器であるパリティチエ
ッカ２０８によりチエツクされ、エラー発生時にはパリ
ティエラー信号２３１が出力される。

中央処理装置２００から供給される書き込み用のデータ
は、データ制御部２３７のデータバスシフトレジスタ２
０１に取り込まれる。またこのデータのアドレスは、ア
ドレス制御部２３５のアドレス判別部２０５により、書
き込み時と判別され、アドレスバスシフトレジスタ２０
９に取り込まれる。

パリティエラー信号２３１がなければ、データバスシフ
トレジスタ２０１に取り込まれたデータは、データホー
ルド部２０７に保持されると共に、ＲＡＭ２１５に出力
される。また、アドレスバスシフトレジスタ２０９に取
り込まれたアドレスは、アドレスホールド部２１２に保
持されると共に、アドレス判別部２１３．アドレス判別
部２１４を介してＲＡＭ２１５に出力される。出力され
たデータは、そのとき出力されたアドレスに従ってＲＡ
Ｍ２１５に書き込まれる。

これに対して、パリティエラー信号２３１が発生すれば
、データ制御部２３７では、ＲＡＭ２　］５への出力は
再書き込みであるとデータ判別部２１０が判別し、デー
タホールド部２０７に保持していたデータを出力する。

また、アドレス制御部２３５では、ＲＡＭ２１５への出
力データのアドレスは再書き込み用であるとアドレス判
別部２１３が判別し、アドレスホールド部２１２に保持
していたアドレスをアドレス判別部２１４を介して、書
き込み用のアドレスとして出力する。このアドレスに従
って、出力されたデータがＲＡＭ２１５に書き込まれる
。このようにデータとアドレスを同期させて再書き込み
を行なう。

なお、再書き込みにあたっては、データ判別部２１０は
、そこから出力しているチップセレクト信号・ライトイ
ネーブル信号２４１を制御して、ＲＡＭ２１５への再書
き込みを行なうようにしている。

ところで、書き込もうとしているデータに対し、同一ア
ドレスでエラー検出が繰り返される場合が考えられる。

それに対処するために、エラー回数計測部２０４によっ
て、同一個所のエラー検出を計数し、一定回数（例えば
２回）を越えると、書き込み対象としているＲＡＭ２１
５にはハードエラーがあると判定し、別のＲＡＭ　（図
示せず）に対してデータの書き込みを起動する。

ここで、アドレス制御部２３５におけるデータの有効期
間は、ＲＡＭ２１５のハードエラー判定と係わり、ハー
ドエラーとみなす同一データに対するエラー発生回数に
一敗する。

ｎのまとめこのように、ＲＡＭ２１５に対し書き込み動作が起こる
と、パリティチエッカ２０８によりデータがチエツクさ
れる。ＲＡＭ２１５の周辺回路は、パリティチエッカ２
０８の出力バリティエラー信号２３１がない場合にデー
タとアドレスを取り込んで保持し、パリティエラー信号
２３１が発生された場合に保持しているデータとアドレ
スを再書き込みに用いる。

従って、エラー発生を中央処理装置２００に通知せずに
エラー訂正を行なうため、中央処理装置２００の処理効
率を上げることができる。　　　　　４Ｖ８ｇの・多能
、なお、上述した本発明の実施例にあっては、記憶装置（
ＲＡＭ２１５）に書き込み処理の際に、パリティチエツ
クを行なうものであったが、他のエラー検出技法を用い
たものでも良い。

また、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果］上述したように、本発明によれば、検出エラー信号に応
じて、保持しているデータやアドレスにより再書き込み
を行なう中央処理装置の処理効率を低下させることなく
エラー訂正ができるので、実用的には極めて有用である
。

【図面の簡単な説明】

第１図は本発明のエラー訂正方式の原理ブロック口、第２図は本発明の一実施例によるエラー訂正方式の構成
ブロック図、第３図は本発明の従来方式のブロック図である。図において、１００は中央処理装置、１０５はアドレス制御手段、１０７はデータ制御手段、１０９はエラー検出手段、１１５はデータ格納手段、１３１はエラー信号、２００．３１１は中央処理装置、２０１はデータバスシフトレジスタ、２０４はエラー回数計測部、２０５．２１３，２１４はアドレス判別部、２０７はデ
ータホールド部、２０８．３１７はパリティチエッカ、２０９はアドレスバスシフトレジスタ、２１０はデータ
判別部、２１２はアドレスホールド部、２３１．３１９はパリティエラー信号、２４１はチップ
セレクト信号・ライトイネーブル信号、３１３はデータ蓄積部である。不発明の沈埋プロ１，７図第１図本発Ｂ月の従来方式のブ′ロッフ図第３図

Claims

【特許請求の範囲】

（１）中央処理装置（１００）によるデータ格納手段（
１１５）へのデータの書き込みにエラーが生じた場合、
前記データ格納手段（１１５）に再書き込みするエラー
訂正方式において、前記データ格納手段（１１５）へのデータ書き込みにお
けるエラーの有無を判別するエラー検出手段（１０９）
と、前記エラー検出手段（１０９）からのエラー信号（１３
１）に応じて、エラーを検出したデータを保持し、再書
き込み用のデータとして前記データ格納手段（１１５）
に出力するデータ制御手段（１０７）と、前記エラー信号（１３１）に応じて、エラーを検出した
データのアドレスを保持し、再書き込み用のアドレスと
して前記データ格納手段（１１５）に出力するアドレス
制御手段（１０５）と、を備え、前記データ制御手段（
１０７）からのデータを、前記アドレス制御手段（１０
５）からのアドレスに応じて、前記データ格納手段（１
１５）に再格納するように構成したことを特徴とするエ
ラー訂正方式。