JP2601038B2 - マイクロプログラムのエラー検出・訂正装置 - Google Patents
マイクロプログラムのエラー検出・訂正装置Info
- Publication number
- JP2601038B2 JP2601038B2 JP3002445A JP244591A JP2601038B2 JP 2601038 B2 JP2601038 B2 JP 2601038B2 JP 3002445 A JP3002445 A JP 3002445A JP 244591 A JP244591 A JP 244591A JP 2601038 B2 JP2601038 B2 JP 2601038B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- register
- control storage
- microprogram
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Retry When Errors Occur (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマイクロプログラムのエ
ラー検出・訂正装置に関する。
ラー検出・訂正装置に関する。
【０００２】
【従来の技術】従来のマイクロプログラム制御装置は、
図３のブロック図及び図４のタイミングチャートに示す
ように、マイクロプログラムを格納する制御記憶装置
（ＣＳ）１と、アドレス信号１０１によってアドレスさ
れたＣＳ１の１ワードをセレクタ３を介して保持するマ
イクロプログラム読み出しレジスタ（以下ＲＤレジス
タ）２と、ＲＤレジスタ２の出力でエラーチェックをす
るエラーチェック回路４と、ＲＤレジスタ２にエラーが
検出された場合にＲＤレジスタ２の出力データを訂正し
て再びＲＤレジスタ２に書き込むエラー訂正回路５と、
エラー表示フリップフロップ（ＲＤＥＲ Ｆ／Ｆ）６
と、ＣＳ１のアドレス信号１０１を保持するＲＡレジス
タ７と、エラー発生アドレスを保持するＨＡレジスタ８
と、エラー発生のビット位置情報を保持するＳＹＮＤレ
ジスタ９と、エラー発生のたびにＨＡレジスタ８とＳＹ
ＮＤレジスタ９の出力を記録していくエラー情報記録装
置１０を有している。
図３のブロック図及び図４のタイミングチャートに示す
ように、マイクロプログラムを格納する制御記憶装置
（ＣＳ）１と、アドレス信号１０１によってアドレスさ
れたＣＳ１の１ワードをセレクタ３を介して保持するマ
イクロプログラム読み出しレジスタ（以下ＲＤレジス
タ）２と、ＲＤレジスタ２の出力でエラーチェックをす
るエラーチェック回路４と、ＲＤレジスタ２にエラーが
検出された場合にＲＤレジスタ２の出力データを訂正し
て再びＲＤレジスタ２に書き込むエラー訂正回路５と、
エラー表示フリップフロップ（ＲＤＥＲ Ｆ／Ｆ）６
と、ＣＳ１のアドレス信号１０１を保持するＲＡレジス
タ７と、エラー発生アドレスを保持するＨＡレジスタ８
と、エラー発生のビット位置情報を保持するＳＹＮＤレ
ジスタ９と、エラー発生のたびにＨＡレジスタ８とＳＹ
ＮＤレジスタ９の出力を記録していくエラー情報記録装
置１０を有している。
【０００３】アドレス信号１０１によってアドレスされ
たＣＳ１の１ワードがＲＤレジスタ２に読み出される
と、エラーチェック回路４によってエラーの有無がチェ
ックされ、エラーが有ればエラー検出信号１０２がアク
ティブとなり、エラー訂正回路５で訂正されたデータが
ＲＤレジスタ２に再書き込みされるとともに、ＲＤＥＲ
Ｆ／Ｆ６がセットされる。エラーが発生したアドレスと
ビット位置情報はＨＡレジスタ８とＳＹＮＤレジスタ９
に保持されていて引き続きエラー情報記録装置１０へ送
られる。
たＣＳ１の１ワードがＲＤレジスタ２に読み出される
と、エラーチェック回路４によってエラーの有無がチェ
ックされ、エラーが有ればエラー検出信号１０２がアク
ティブとなり、エラー訂正回路５で訂正されたデータが
ＲＤレジスタ２に再書き込みされるとともに、ＲＤＥＲ
Ｆ／Ｆ６がセットされる。エラーが発生したアドレスと
ビット位置情報はＨＡレジスタ８とＳＹＮＤレジスタ９
に保持されていて引き続きエラー情報記録装置１０へ送
られる。
【０００４】訂正されたＲＤレジスタ２の内容は、ＲＡ
レジスタの出力をアドレス、ＲＤＥＲ Ｆ／Ｆ６の出力
を書込み許可信号としてＣＳ１へ再書き込みされ、ＣＳ
１の内容も訂正しておく。そしてＲＤレジスタ２の出力
で処理を実行する。
レジスタの出力をアドレス、ＲＤＥＲ Ｆ／Ｆ６の出力
を書込み許可信号としてＣＳ１へ再書き込みされ、ＣＳ
１の内容も訂正しておく。そしてＲＤレジスタ２の出力
で処理を実行する。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロプログラムのエラー検出・訂正装置では、訂正された
ＲＤレジスタ２の内容をＣＳ１へ再書き込みした後、Ｒ
Ｄレジスタ２の内容で処理を実行するため、ＣＳ１への
再書き込みで正しく訂正されたかどうか確認できず、ま
た、このエラーがα線等による一時的な障害なのか、Ｒ
ＡＭ自身が壊れた固定故障なのか判断できないという問
題点があった。
ロプログラムのエラー検出・訂正装置では、訂正された
ＲＤレジスタ２の内容をＣＳ１へ再書き込みした後、Ｒ
Ｄレジスタ２の内容で処理を実行するため、ＣＳ１への
再書き込みで正しく訂正されたかどうか確認できず、ま
た、このエラーがα線等による一時的な障害なのか、Ｒ
ＡＭ自身が壊れた固定故障なのか判断できないという問
題点があった。
【０００６】
【課題を解決するための手段】本発明のマイクロプログ
ラムのエラー検出・訂正装置は、マイクロプログラム読
み出しレジスタに読み出したデータにエラーが検出され
たらそれを訂正して読み出しレジスタに書き込む手段
と、訂正したデータに再びエラーが検出されたら読み出
しレジスタの故障と判断する手段と、訂正したデータに
エラーが検出されなければ、訂正したレジスタの内容を
制御記憶の該当アドレスに訂正書込みする手段と、それ
を再び読み出してエラーチェックをし、エラーが無くな
っていれば制御記憶の間欠障害としエラーが有ったら制
御記憶の固定故障と判断する手段とを有している。
ラムのエラー検出・訂正装置は、マイクロプログラム読
み出しレジスタに読み出したデータにエラーが検出され
たらそれを訂正して読み出しレジスタに書き込む手段
と、訂正したデータに再びエラーが検出されたら読み出
しレジスタの故障と判断する手段と、訂正したデータに
エラーが検出されなければ、訂正したレジスタの内容を
制御記憶の該当アドレスに訂正書込みする手段と、それ
を再び読み出してエラーチェックをし、エラーが無くな
っていれば制御記憶の間欠障害としエラーが有ったら制
御記憶の固定故障と判断する手段とを有している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック図、図
２は本実施例の動作を示すタイミングチャートである。
２は本実施例の動作を示すタイミングチャートである。
【０００９】図１において、１から１０までは図３に示
した従来技術において対応参照番号を付したものと同一
である。
した従来技術において対応参照番号を付したものと同一
である。
【００１０】本実施例においては、ＲＤＥＲ Ｆ／Ｆ６
の出力を受けるＲＤＥＲＦ／Ｆ１１、とさらにＲＤＥＲ
Ｆ／Ｆ１１の出力を受けるＲＤＥＲ Ｆ／Ｆ１２と、
ＲＤレジスタ２の故障であることを示すＥＩＦ１３と、
ＣＳ１の間欠障害であることを示すＥＩＦ１４と、ＣＳ
１の固定故障であることを示すＥＩＦ１５と、３つのゲ
ートが追加されている。
の出力を受けるＲＤＥＲＦ／Ｆ１１、とさらにＲＤＥＲ
Ｆ／Ｆ１１の出力を受けるＲＤＥＲ Ｆ／Ｆ１２と、
ＲＤレジスタ２の故障であることを示すＥＩＦ１３と、
ＣＳ１の間欠障害であることを示すＥＩＦ１４と、ＣＳ
１の固定故障であることを示すＥＩＦ１５と、３つのゲ
ートが追加されている。
【００１１】アドレス信号によってアドレスされたＣＳ
１の１ワードがＲＤレジスタに読み出されると、エラー
チェック回路４によってエラーの有無がチェックされ、
エラーが有ればエラー検出信号１０２がアクティブとな
り、エラー訂正回路５で訂正されたデータがＲＤレジス
タに再書込みされるとともに、ＲＤＥＲ Ｆ／Ｆ６がセ
ットされる。エラーが発生したアドレスとビット位置情
報はＨＡレジスタ８とＳＹＮＤレジスタ９に保持され
る。
１の１ワードがＲＤレジスタに読み出されると、エラー
チェック回路４によってエラーの有無がチェックされ、
エラーが有ればエラー検出信号１０２がアクティブとな
り、エラー訂正回路５で訂正されたデータがＲＤレジス
タに再書込みされるとともに、ＲＤＥＲ Ｆ／Ｆ６がセ
ットされる。エラーが発生したアドレスとビット位置情
報はＨＡレジスタ８とＳＹＮＤレジスタ９に保持され
る。
【００１２】ＲＤレジスタ２に訂正後再書き込みされた
データは、即座に再チェックされ再びエラーが検出され
た場合には、前回のエラーによってセットされているＲ
ＤＥＲ Ｆ／Ｆ６の出力と今回のエラー検出信号１０２
とのＡＮＤ条件によってＲＤレジスタ２の故障と判断さ
れＥＩＦ１３がセットされ、後にＨＡレジスタ８，ＳＹ
ＮＤレジスタ９とともにエラー情報記録装置１０に登録
される。
データは、即座に再チェックされ再びエラーが検出され
た場合には、前回のエラーによってセットされているＲ
ＤＥＲ Ｆ／Ｆ６の出力と今回のエラー検出信号１０２
とのＡＮＤ条件によってＲＤレジスタ２の故障と判断さ
れＥＩＦ１３がセットされ、後にＨＡレジスタ８，ＳＹ
ＮＤレジスタ９とともにエラー情報記録装置１０に登録
される。
【００１３】ＲＤレジスタ２に訂正後再書き込みされた
データにエラーが無い場合には、訂正されたＲＤレジス
タ２の内容を、ＲＡレジスタ７の出力をアドレス、ＲＤ
ＥＲＦ／Ｆ６の出力を書き込み許可信号としてＣＳ１へ
再書き込みしＣＳ１の内容も訂正する。
データにエラーが無い場合には、訂正されたＲＤレジス
タ２の内容を、ＲＡレジスタ７の出力をアドレス、ＲＤ
ＥＲＦ／Ｆ６の出力を書き込み許可信号としてＣＳ１へ
再書き込みしＣＳ１の内容も訂正する。
【００１４】そして、このアドレスのＣＳ１の内容を再
びＲＤレジスタ２へ読み出して、エラーチェックをし、
エラーが無かったならばＲＤＥＲ Ｆ／Ｆ６の２クロッ
ク遅れのフリップフロップＲＤＥＲ Ｆ／Ｆ１２の出力
とエラー検出信号１０２がアクティブでないことのＡＮ
Ｄ条件によってＣＳ１の間欠障害と判断されＥＩＦ１４
がセットされ、後にＨＡレジスタ８，ＳＹＮＤレジスタ
９とともにエラー情報記録装置１０に登録される。処理
の実行は、エラーの無かったＲＤレジスタ２を使って続
行される。
びＲＤレジスタ２へ読み出して、エラーチェックをし、
エラーが無かったならばＲＤＥＲ Ｆ／Ｆ６の２クロッ
ク遅れのフリップフロップＲＤＥＲ Ｆ／Ｆ１２の出力
とエラー検出信号１０２がアクティブでないことのＡＮ
Ｄ条件によってＣＳ１の間欠障害と判断されＥＩＦ１４
がセットされ、後にＨＡレジスタ８，ＳＹＮＤレジスタ
９とともにエラー情報記録装置１０に登録される。処理
の実行は、エラーの無かったＲＤレジスタ２を使って続
行される。
【００１５】また、前述の訂正したＣＳ１からＲＤレジ
スタ２に再読み出したデータが再度エラーしていた場合
には、ＲＤＥＲ Ｆ／Ｆ１２の出力と、エラー検出信号
１０２がアクティブであることのＡＮＤ条件によってＣ
Ｓ１の固定故障と判断され、ＥＩＦ１５がセットされ、
後にＨＡレジスタ８，ＳＹＮＤレジスタ９とともにエラ
ー情報記録装置１０に登録される。処理の実行は再読み
出しでエラーの有るＲＤレジスタ２の内容を再びエラー
訂正回路５を通して訂正して続行される。
スタ２に再読み出したデータが再度エラーしていた場合
には、ＲＤＥＲ Ｆ／Ｆ１２の出力と、エラー検出信号
１０２がアクティブであることのＡＮＤ条件によってＣ
Ｓ１の固定故障と判断され、ＥＩＦ１５がセットされ、
後にＨＡレジスタ８，ＳＹＮＤレジスタ９とともにエラ
ー情報記録装置１０に登録される。処理の実行は再読み
出しでエラーの有るＲＤレジスタ２の内容を再びエラー
訂正回路５を通して訂正して続行される。
【００１６】
【発明の効果】以上説明したように本発明は、制御記憶
装置でのエラー発生時に、制御記憶装置に訂正書き込み
をして、それを再度読み出してエラーチェックすること
によって制御記憶装置自身が固定的に壊れているのか、
宇宙線等によって一時的にビット誤りを起こしたのかを
区別できるようにしたので、ＲＡＭチップの取替が適切
に行えるという効果を有する。
装置でのエラー発生時に、制御記憶装置に訂正書き込み
をして、それを再度読み出してエラーチェックすること
によって制御記憶装置自身が固定的に壊れているのか、
宇宙線等によって一時的にビット誤りを起こしたのかを
区別できるようにしたので、ＲＡＭチップの取替が適切
に行えるという効果を有する。
【図１】図１は本発明の一実施例のブロック図
【図２】図２はその動作を説明するタイミングチャート
【図３】図３は従来技術の一例のブロック図
【図４】図４は従来技術の動作を説明するタイミングチ
ャートである。
ャートである。
１ 制御記憶装置 ２ マイクロプログラム読み読み出しレジスタ（ＲＤ
レジスタ） ３ セレクタ ４ エラーチェック回路 ５ エラー訂正回路 ６，１１，１２ エラー表示フリップフロップ（ＲＤ
ＥＲ Ｆ／Ｆ） ７ ＲＡレジスタ ８ ＨＡレジスタ ９ ＳＹＮＤレジスタ １０ エラー情報記録装置 １３，１４，１５ 故障表示レジスタ（ＥＩＦ）。
レジスタ） ３ セレクタ ４ エラーチェック回路 ５ エラー訂正回路 ６，１１，１２ エラー表示フリップフロップ（ＲＤ
ＥＲ Ｆ／Ｆ） ７ ＲＡレジスタ ８ ＨＡレジスタ ９ ＳＹＮＤレジスタ １０ エラー情報記録装置 １３，１４，１５ 故障表示レジスタ（ＥＩＦ）。
Claims (1)
- 【請求項１】 制御記憶装置から読み出された１ワード
を保持するマイクロプログラム読み出しレジスタと、マ
イクロプログラム読み出しレジスタの出力をエラーチェ
ックするエラーチェック回路と、エラーが検出される
と、それを訂正して前記マイクロプログラム読み出しレ
ジスタに書き込む手段と、前記マイクロプログラム読み
出しレジスタに書き込みしたデータが再びエラーしてい
ることにより前記マイクロプログラム読み出しレジスタ
の故障を検出する手段と、前記マイクロプログラム読み
出しレジスタの訂正されたデータを制御記憶装置の該当
アドレスに再書き込みする手段と、制御記憶装置に再書
き込みしたデータを再び前記マイクロプログラム読み出
しレジスタに読み出して再度エラーが検出された場合に
は制御記憶装置の固定故障と判断する手段と、再度エラ
ーが検出されなかった場合には制御記憶装置の間欠故障
と判定する手段と、制御記憶のエラーの発生したアドレ
スおよびビット位置情報と読み出しレジスタ故障もしく
は制御記憶装置の固定故障もしくは制御記憶装置の間欠
故障かを記録する手段とを有することを特徴とするマイ
クロプログラムのエラー検出・訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002445A JP2601038B2 (ja) | 1991-01-14 | 1991-01-14 | マイクロプログラムのエラー検出・訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002445A JP2601038B2 (ja) | 1991-01-14 | 1991-01-14 | マイクロプログラムのエラー検出・訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239328A JPH04239328A (ja) | 1992-08-27 |
| JP2601038B2 true JP2601038B2 (ja) | 1997-04-16 |
Family
ID=11529482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002445A Expired - Lifetime JP2601038B2 (ja) | 1991-01-14 | 1991-01-14 | マイクロプログラムのエラー検出・訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601038B2 (ja) |
-
1991
- 1991-01-14 JP JP3002445A patent/JP2601038B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04239328A (ja) | 1992-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |