JPS58225445A - エラ−処理方式 - Google Patents
エラ−処理方式Info
- Publication number
- JPS58225445A JPS58225445A JP57108782A JP10878282A JPS58225445A JP S58225445 A JPS58225445 A JP S58225445A JP 57108782 A JP57108782 A JP 57108782A JP 10878282 A JP10878282 A JP 10878282A JP S58225445 A JPS58225445 A JP S58225445A
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- 238000013500 data storage Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 2
- 238000003672 processing method Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 2
- 239000004148 curcumin Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はエラー処理方式に係り、特にマイクロプログラ
ムを格納しているコントロールストレッジなどにおいて
修正可能なエラーが発生したときにコントロール・スト
レッジへ修正されたデータの再書込み制御に関するもの
である。
ムを格納しているコントロールストレッジなどにおいて
修正可能なエラーが発生したときにコントロール・スト
レッジへ修正されたデータの再書込み制御に関するもの
である。
（２）従来技術と問題点
例えばマイクロプログラムをコントロール・ストレッジ
（以下ａＳという）に格納するとき、１ビツトエラー修
正、２ビツトエラー検出の可能なＥ００コードを付与し
て格納する。そしてマイクロ７” 口ｆラムをＣ８より
読出してこれをＥｏｃチェックしたとき１ビツトエラー
が検出されるとこの１ビツトエラーをＥ１００コードに
より修正するとともに、当該エラーの発生したマイクロ
プログラムの格納部分にこの修正されたマイクロプログ
ラムを再書込みしている。
（以下ａＳという）に格納するとき、１ビツトエラー修
正、２ビツトエラー検出の可能なＥ００コードを付与し
て格納する。そしてマイクロ７” 口ｆラムをＣ８より
読出してこれをＥｏｃチェックしたとき１ビツトエラー
が検出されるとこの１ビツトエラーをＥ１００コードに
より修正するとともに、当該エラーの発生したマイクロ
プログラムの格納部分にこの修正されたマイクロプログ
ラムを再書込みしている。
しかるにこの１ビツトエラーの発生にともない修正した
マイクロプログラムをそのＣ８に再書込みするためにそ
の再書込みのタイミングではＯ８よりデータ処理に必要
な次のマイクロプログラムの読出しが行えないために、
命令の実行を一時中止しなければならなかった。そのた
めにデータ処理速度がおそく・なるという問題が存在し
た。
マイクロプログラムをそのＣ８に再書込みするためにそ
の再書込みのタイミングではＯ８よりデータ処理に必要
な次のマイクロプログラムの読出しが行えないために、
命令の実行を一時中止しなければならなかった。そのた
めにデータ処理速度がおそく・なるという問題が存在し
た。
（３）発明のパ目的
本発明の目的はこのようなＯ８の１ビツトエラー検出し
たとぎその修正データを再書込することにより生ずるデ
ータが処理のおくれがないようにしたエラー処理方式を
提供することである。
たとぎその修正データを再書込することにより生ずるデ
ータが処理のおくれがないようにしたエラー処理方式を
提供することである。
（４）発明の構成
この目的を達成するために本発明のエラー処理方式では
、エラー検出訂正コードの付与されたデータが格納され
ているデータ格納手段と、訂正可能なエラーを検出した
ときデータを訂正するデータ訂正手段を具備するデータ
格納装置において、訂正可能なエラーが発生したアドレ
スを保持するアドレス保持手段と、エラーが修正された
修正データを保持する修正データ保持手段を設け、前記
データ格納手段よりエラーが検出されたデータへのアク
セスが行われたときに前記修正データのアクセスが行わ
れたときに前記修正データ保持手段の保持データを前記
データ格納手段に書込むとともにこの保持データをデー
タ格納手段の出力部にセットするようにしたことを特徴
とする。
、エラー検出訂正コードの付与されたデータが格納され
ているデータ格納手段と、訂正可能なエラーを検出した
ときデータを訂正するデータ訂正手段を具備するデータ
格納装置において、訂正可能なエラーが発生したアドレ
スを保持するアドレス保持手段と、エラーが修正された
修正データを保持する修正データ保持手段を設け、前記
データ格納手段よりエラーが検出されたデータへのアク
セスが行われたときに前記修正データのアクセスが行わ
れたときに前記修正データ保持手段の保持データを前記
データ格納手段に書込むとともにこの保持データをデー
タ格納手段の出力部にセットするようにしたことを特徴
とする。
（５）発明の実施例
本発明の一実施例を添付図面により説明する。
図中、１は０８１２はＣＳアドレス・レジスタ、３はＯ
８読出バッファ、４は［００制御部、５はＯ８読出レジ
スタ、６はＯ８書込データｅレジスタ、７はエラー続出
アドレス−レジスタ、８は比較回路、９はエラ、−・フ
ラグ、１０は中間アドレスレジスタ、１１はオア回路、
１２はリード自ライトフラグである。
８読出バッファ、４は［００制御部、５はＯ８読出レジ
スタ、６はＯ８書込データｅレジスタ、７はエラー続出
アドレス−レジスタ、８は比較回路、９はエラ、−・フ
ラグ、１０は中間アドレスレジスタ、１１はオア回路、
１２はリード自ライトフラグである。
０８１はマイクロプログラムが格納されておりこのマイ
クロプログラムにはＥＣＣコードが付与され罰格納され
ている。
クロプログラムにはＥＣＣコードが付与され罰格納され
ている。
１７１００制御部４は０８１よシ読出されたマイク
１０プログラムに１ビツトエラーが発生している場合に
はこれを修正した修正データを作成し、この修正データ
に対するＥＣＣコードとともに出力するのみならず、２
ビツトエラーが発生しているときはこれを検出するもの
である。
１０プログラムに１ビツトエラーが発生している場合に
はこれを修正した修正データを作成し、この修正データ
に対するＥＣＣコードとともに出力するのみならず、２
ビツトエラーが発生しているときはこれを検出するもの
である。
エラー読出アドレス・レジスタ７ｕ０８１より読出した
データに修正可能なエラーが発生しているときそのエラ
ーの発生しているデータの０８アドレスを保持するもの
である。
データに修正可能なエラーが発生しているときそのエラ
ーの発生しているデータの０８アドレスを保持するもの
である。
比較回路８はエラー読出アドレス・バッファ７に保持さ
れたアドレスとＣＳアドレス・レジスタ２に記入されて
０８１をアクセスするためのアドレスとを比較してこれ
らが一致するか否かを検出するものである。
れたアドレスとＣＳアドレス・レジスタ２に記入されて
０８１をアクセスするためのアドレスとを比較してこれ
らが一致するか否かを検出するものである。
エラー・フラグ９は０８１よシ読出したデータに修正可
能なエラーが発生したときＥＣＯ制御部４により立てら
れるフラグであり、そのエラー発生部に修正データが記
入されるときその比較回路８の出力によシ落とされるも
のである。
能なエラーが発生したときＥＣＯ制御部４により立てら
れるフラグであり、そのエラー発生部に修正データが記
入されるときその比較回路８の出力によシ落とされるも
のである。
リード・ライトフラグ１２はＯ８１よりデータを読出す
のか０８１にデータを書込むのかを示すものであり「０
」が記入されてオア回路１１よりｒＯＪが出力したとき
データを書込むことができないものである。このリード
・ライトフラグ１２が「１」であること等によってオア
回路１１よシ「１」が出力したときこれがライトイネー
ブル信号ＷＥとなってＯ８１に対するデータ書込みが可
能となる。
のか０８１にデータを書込むのかを示すものであり「０
」が記入されてオア回路１１よりｒＯＪが出力したとき
データを書込むことができないものである。このリード
・ライトフラグ１２が「１」であること等によってオア
回路１１よシ「１」が出力したときこれがライトイネー
ブル信号ＷＥとなってＯ８１に対するデータ書込みが可
能となる。
次に本発明の動作について図にもとづき説明する。
■通常、０８１に格納されたマイクロプログラムによレ
データ処理を実行するとき、リード・ライト・フラグ１
２が「０」になっている。そしてＯＳアドレス拳レジス
タ２にセットされたＣＳアドレスによシ選択された０８
１のデータがその付与されたＦｌｏｏとともにＯ８読出
バッファ３に読出され、次のタイミングでＢ００制御部
４でＥ００チェックを受け、エラーがなければＯ８読出
レジスタ５にセットされて、これにもとづきデータ処理
が進行される。なおＣＳナトレス・レジスタ２にセット
されたＣＳアドレスは、中間アドレスレジスタ１０にも
セットされる。
データ処理を実行するとき、リード・ライト・フラグ１
２が「０」になっている。そしてＯＳアドレス拳レジス
タ２にセットされたＣＳアドレスによシ選択された０８
１のデータがその付与されたＦｌｏｏとともにＯ８読出
バッファ３に読出され、次のタイミングでＢ００制御部
４でＥ００チェックを受け、エラーがなければＯ８読出
レジスタ５にセットされて、これにもとづきデータ処理
が進行される。なおＣＳナトレス・レジスタ２にセット
されたＣＳアドレスは、中間アドレスレジスタ１０にも
セットされる。
■ところで０８１より読出されたデータをＥｃすＣ制御
部４でＥＣＣチェックして１ビツトエラーを検出したと
き、ＥＣＣ制御部４はエラー・フラグ９をセットすると
同時に中間アドレスレジスタ１０に保持されているエラ
一時のｏｓｌのアドレスをエラー読出アドレス・レジス
タ７に保持し、中間アドレス・レジスタ１ｏのアドレス
が変更してもニレー読出アドレス・レジスタ７にこれを
保持する。パなお、このときＥＣＣ制御部４は１ピツト
エラーの存在したデータを修正してこれをｃｓ読出レジ
スタ５に送出し、データ処理を実行するとともに、この
修正データをそれに対するＥｃ。
部４でＥＣＣチェックして１ビツトエラーを検出したと
き、ＥＣＣ制御部４はエラー・フラグ９をセットすると
同時に中間アドレスレジスタ１０に保持されているエラ
一時のｏｓｌのアドレスをエラー読出アドレス・レジス
タ７に保持し、中間アドレス・レジスタ１ｏのアドレス
が変更してもニレー読出アドレス・レジスタ７にこれを
保持する。パなお、このときＥＣＣ制御部４は１ピツト
エラーの存在したデータを修正してこれをｃｓ読出レジ
スタ５に送出し、データ処理を実行するとともに、この
修正データをそれに対するＥｃ。
コードとともにＯ８書込データ・レジスタ６に記入する
。
。
■次にＣＳアドレス・レジスタ２に０８１に対するアド
レスがセットされたとき、エラー・フラグ９が「ｌ」に
なっていることによシ、比較回路８はこのＣＳアドレス
・レジスタ２にセットされたアドレスと、エラー読出ア
ドレス・レジスタ７に保持されているアドレスとを比較
する。不一致〜であれば比較回路８ｕ ｒＯＪを出力し
、これにより通常の場合と同様にＣＳアドレスのレジス
タ２にセットされたアドレスによりｏｓｌからデータが
読゛出され、Ｃ８読出バッファ３、ＥＣＣ制御部４を経
由してＣ８読出レジスタ５にとの読出データが出力され
、これによりデータ処理が遂行される。
レスがセットされたとき、エラー・フラグ９が「ｌ」に
なっていることによシ、比較回路８はこのＣＳアドレス
・レジスタ２にセットされたアドレスと、エラー読出ア
ドレス・レジスタ７に保持されているアドレスとを比較
する。不一致〜であれば比較回路８ｕ ｒＯＪを出力し
、これにより通常の場合と同様にＣＳアドレスのレジス
タ２にセットされたアドレスによりｏｓｌからデータが
読゛出され、Ｃ８読出バッファ３、ＥＣＣ制御部４を経
由してＣ８読出レジスタ５にとの読出データが出力され
、これによりデータ処理が遂行される。
■しかしＣＳアドレス・レジスタ２にセットサれたアド
レスとエラー読出アドレス・レジスタにセットされたア
ドレスとが一致すれば、比較回路８は一致信号「１」を
出力し、オア回路１１を経由して０８１に対してライト
・イネーブル信号ＷＥが出力され、ＣＳアドレス・レジ
スタ２にセットされたアドレスに対してｏｓ書込データ
・レジスタ６にセットされていた修正データとそのＢＯ
Ｃが再記入されることになる。このようにしてエラーの
発生した０８１の部分は正しいデータに修正されること
になる。この比較回路８の一致信号 ゛「１」はＯ
８読出バッファ３にも伝達されこれによシＯ８読出バッ
ファ３にはＣ８誉込データ・レジスタ６よりその修正デ
ータとＥＯＣがセットされる。そしてこれがＥＣＣ制御
部４を経由してＣ８読出レジスタ５に出力されることに
なる。このようにして０８１には修正データが格納され
、またＣ８読出レジスタ５にはＯ８書込データ・レジス
タ６に保持されている修正六−夕が出力され、これにも
とづきデータ処理が継続される。また前記比較回路８の
一致信号「１」によシェラ−・フラグ９はリセットされ
ることになる。
レスとエラー読出アドレス・レジスタにセットされたア
ドレスとが一致すれば、比較回路８は一致信号「１」を
出力し、オア回路１１を経由して０８１に対してライト
・イネーブル信号ＷＥが出力され、ＣＳアドレス・レジ
スタ２にセットされたアドレスに対してｏｓ書込データ
・レジスタ６にセットされていた修正データとそのＢＯ
Ｃが再記入されることになる。このようにしてエラーの
発生した０８１の部分は正しいデータに修正されること
になる。この比較回路８の一致信号 ゛「１」はＯ
８読出バッファ３にも伝達されこれによシＯ８読出バッ
ファ３にはＣ８誉込データ・レジスタ６よりその修正デ
ータとＥＯＣがセットされる。そしてこれがＥＣＣ制御
部４を経由してＣ８読出レジスタ５に出力されることに
なる。このようにして０８１には修正データが格納され
、またＣ８読出レジスタ５にはＯ８書込データ・レジス
タ６に保持されている修正六−夕が出力され、これにも
とづきデータ処理が継続される。また前記比較回路８の
一致信号「１」によシェラ−・フラグ９はリセットされ
ることになる。
■ところで前記Ｏ８書込データ・レジスタ６に記入され
た修正データが０８１に修正書込みされないうちに、他
のアドレスにおける１ビツト・エラーがＥＣＣ制御部４
で検出されると今度はそのアドレスがエラー読出アドレ
ス・レジスタ７にセットされ、修正データがＯ８書込デ
ータ・レジスタ６に書込まれる。そしてこれにもとづき
、同じアドレスに対してアクセスされたとき書込みが行
われることになる。このとき先に訂正可能なエラーが検
出されたものの未修正のままのアドレスが再びアクセス
されたとき、そのエラー出力はＥＣＣ制御部４で修正さ
れＯ８読出レジスタ５に出力されるので何等の支障なく
データ処理を続行することができる。そしてこの未修正
部分はこの２度目のアクセス時における修正データによ
りその後にアクセスされたときに修正すればよい。
た修正データが０８１に修正書込みされないうちに、他
のアドレスにおける１ビツト・エラーがＥＣＣ制御部４
で検出されると今度はそのアドレスがエラー読出アドレ
ス・レジスタ７にセットされ、修正データがＯ８書込デ
ータ・レジスタ６に書込まれる。そしてこれにもとづき
、同じアドレスに対してアクセスされたとき書込みが行
われることになる。このとき先に訂正可能なエラーが検
出されたものの未修正のままのアドレスが再びアクセス
されたとき、そのエラー出力はＥＣＣ制御部４で修正さ
れＯ８読出レジスタ５に出力されるので何等の支障なく
データ処理を続行することができる。そしてこの未修正
部分はこの２度目のアクセス時における修正データによ
りその後にアクセスされたときに修正すればよい。
（６）発明の効果
本発明によれば修正可能なエラーが検出されても直ちに
修正書込みを行わず次に同じところをアクセスされたと
きに修正書込を行なうようにしたので、′書込みのため
に次の読出しが待たされることなく、継続してデータ処
理を行うことが可能となる。したがってデータ処理速度
を向上することができる。
修正書込みを行わず次に同じところをアクセスされたと
きに修正書込を行なうようにしたので、′書込みのため
に次の読出しが待たされることなく、継続してデータ処
理を行うことが可能となる。したがってデータ処理速度
を向上することができる。
図は本発明の一実施例構成を示す。
図中、１はコントロール・ストレッジ、２ＨＯＳアドレ
ス・レジスタ、３はＯ８読出バッファ、４はＥ００制御
部、５はＯ８読出レジスタ、６はＯ８書込データ・レジ
スタ、７はエラー続出アドレス・レジスタ、８は比較回
路である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
ス・レジスタ、３はＯ８読出バッファ、４はＥ００制御
部、５はＯ８読出レジスタ、６はＯ８書込データ・レジ
スタ、７はエラー続出アドレス・レジスタ、８は比較回
路である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- （１）エラー検出訂正コードの付与されたデータが格納
されているデータ格納手段と、訂正可能なエラーを検出
したときデータを訂正するデータ訂正手段を具備するデ
ータ格納装置において、訂正可能なエラーが発生したア
ドレスを保持するアドレス保持手段と、エラーが修正さ
れた修正データを保持する修正データ保持手段を設け、
前記ブト１夕格納手段よりエラーが検出されたデータへ
のアクセスが行われたときに前記修正データのアクセス
が行われたときに前記修正データ保持手段の保持データ
を前記データ格納手段に書込むとともにこの保持データ
をデータ格納手段め出力部にセットするようにしたこと
を特徴とするエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57108782A JPS58225445A (ja) | 1982-06-24 | 1982-06-24 | エラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57108782A JPS58225445A (ja) | 1982-06-24 | 1982-06-24 | エラ−処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225445A true JPS58225445A (ja) | 1983-12-27 |
Family
ID=14493335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57108782A Pending JPS58225445A (ja) | 1982-06-24 | 1982-06-24 | エラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155744A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | エラ−のリカバリ処理方式 |
-
1982
- 1982-06-24 JP JP57108782A patent/JPS58225445A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155744A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | エラ−のリカバリ処理方式 |
| JPH0135369B2 (ja) * | 1984-08-27 | 1989-07-25 | Fujitsu Ltd |
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